一种多节点组网模拟器的制作方法

1.本实用新型属于计算机自动测试数据采集技术领域，具体地说，涉及一种多节点组网模拟器。


背景技术：

2.在现有技术对节点的数据进行采集的领域中，在对于多个节点的数据进行集中采集的时候，在处理器和硬盘传输达到要求的情况下，通过计算机拥有的高速总线接口对有限个节点进行一对一的数据采集。如节点数量较多，采用分时复用的方式在不同的节点间进行切换采集。
3.而现有技术的上述处理采集方式具有以下缺点：
4.1.受制于计算机的总线接口数量，计算机只能同时采集部分节点数据。
5.2.若单节点数据量很大，对计算机的cpu处理能力或硬盘传输速度有较高的要求。
6.2.若节点数量较多，也会对计算机的cpu处理能力或硬盘传输速度有较高的要求。
7.4.多个节点之间的数据会有较多的重复信息，数据有压缩的空间。
8.5.单个节点的数据大部分都是无效的信息，无效信息会占用大量的资源。


技术实现要素：

9.本实用新型针对现有技术的上述不足或缺点，提出了一种多节点组网模拟器，通过设置多节点组网模拟器包括多成员模拟器、接口模拟器、总控计算机，所述多成员模拟器内设置多个节点模块；实现分布处理，由多成员模拟器对节点模块接收到的信号进行预处理，再送往接口模拟器进行再次处理，从而减轻了接口模拟器的处理负荷，同时提高了节点数据采集的同时处理负载量，并保证了传输速率，节约了数据占用空间。
10.本实用新型具体实现内容如下：
11.本实用新型提出了一种多节点组网模拟器，与多个被测的节点连接，所述多节点组网模拟器包括多成员模拟器、接口模拟器、总控计算机；
12.所述多成员模拟器内设置多个节点模块，所述多成员模拟器通过节点模块的输入端与多个被测的节点连接，接收节点模块传输的srio总线数据；所述多成员模拟器通过节点模块的输出端与接口模拟器连接，输出gtx信号到接口模拟器；
13.所述接口模拟器通过数据总线与所述总控计算机连接。
14.为了更好地实现本实用新型，进一步地，所述多成员模拟器还包括主控fpga模块，所述主控fpga模块包括与节点模块连接的srio采集单元，还包括与srio采集单元连接的lzw压缩算法单元，所述lzw压缩算法单元的输出端连接有aurora gtx单元，所述aurora gtx单元输出端与接口模拟器连接。
15.为了更好地实现本实用新型，进一步地，所述接口模拟器包括接口主控fpga模块，所述接口主控fpga模块包括fpga芯片及搭接在fpga芯片上的pcie网络接口、gtx接口；所述fpga芯片通过gtx接口与所述多成员模拟器连接，通过pcie网络接口与所述总控计算机连
接；
16.所述接口模拟器还包括数据处理单元，所述数据处理单元包括两片与fpga芯片通过emif总线连接的dsp芯片。
17.为了更好地实现本实用新型，进一步地，所述接口主控fpga模块还包括搭接在fpga芯片上的时钟电路、复位电路和ddr数据缓存芯片；
18.所述数据处理单元的dsp芯片上同样搭接有时钟电路、复位电路和ddr数据缓存芯片。
19.为了更好地实现本实用新型，进一步地，所述接口模拟器包括接口主控fpga模块，所述接口主控fpga模块包括fpga芯片及搭接在fpga芯片上的pcie网络接口、gtx接口；所述fpga芯片通过gtx接口与所述多成员模拟器的aurora gtx单元连接，通过pcie网络接口与所述总控计算机连接；
20.所述接口模拟器还包括数据处理单元，所述数据处理单元包括两片与fpga芯片通过emif总线连接的dsp芯片；
21.所述接口主控fpga模块还包括搭接在fpga芯片上的时钟电路、复位电路和ddr数据缓存芯片；
22.所述数据处理单元的dsp芯片上同样搭接有时钟电路、复位电路和ddr数据缓存芯片。
23.为了更好地实现本实用新型，进一步地，还包括路由器，所述路由器通过以太网与主控计算机和多成员模拟器连接。
24.为了更好地实现本实用新型，进一步地，还包括用于变压供电的电源分机模块，所述电源分机模块分别与接口模拟器和多成员模拟器连接。
25.为了更好地实现本实用新型，进一步地，所述多成员模拟器设置六组，每组多成员模拟器中的节点模块设置四个。
26.本实用新型与现有技术相比具有以下优点及有益效果：
27.本实用新型由多成员模拟器对节点模块接收到的信号进行预处理，再送往接口模拟器进行再次处理，从而减轻了接口模拟器的处理负荷，同时提高了节点数据采集的同时处理负载量，并保证了传输速率，节约了数据占用空间。
附图说明
28.图1为本实用新型整体模块构成示意图；
29.图2为本实用新型多成员模拟器原理框图；
30.图3为本实用新型接口模拟器的模块框图。
具体实施方式
31.为了更清楚地说明本实用新型实施例的技术方案，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，应当理解，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例，因此不应被看作是对保护范围的限定。基于本实用新型中的实施例，本领域普通技术工作人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
32.在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；也可以是直接相连，也可以是通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实用新型中的具体含义。
33.实施例1：
34.本实用新型提出了一种多节点组网模拟器，与多个被测的节点连接，如图1所示，所述多节点组网模拟器包括多成员模拟器、接口模拟器、总控计算机；
35.所述多成员模拟器内设置多个节点模块，所述多成员模拟器通过节点模块的输入端与多个被测的节点连接，接收节点模块传输的srio总线数据；所述多成员模拟器通过节点模块的输出端与接口模拟器连接，输出gtx信号到接口模拟器；
36.所述接口模拟器通过数据总线与所述总控计算机连接；
37.还包括路由器，所述路由器通过以太网与主控计算机和多成员模拟器连接；
38.还包括用于变压供电的电源分机模块，所述电源分机模块分别与接口模拟器和多成员模拟器连接。
39.工作原理：多节点组网模拟器通过节点模块实现一次连接多个节点。因为节点的数量较多，若是直接接入现有技术常规的信号处理单元进行集中处理，会导致信号处理单元任务繁重，设计难度大，也会使连接线缆繁杂，生产装配难度高，操作维护性差。因此，本次设计采用分步处理的方式，将节点模块的输入输出信号先由多成员模拟器进行预处理，然后送往接口模拟器即信道模拟器进行再次处理。这样一来，减轻了接口模拟器的处理负荷，降低了设计难度。
40.多节点组网模拟器中，数据传输路径为节点模块
→
多成员模拟器的信号处理模块
→
接口模拟器
→
计算机，详细原理框图如图1所示。
41.实施例2：
42.本实施例在上述实施例1的基础上，如图2所示，为了更好地实现本实用新型，进一步地，所述多成员模拟器还包括主控fpga模块，所述主控fpga模块包括与节点模块连接的srio采集单元，还包括与srio采集单元连接的lzw压缩算法单元，所述lzw压缩算法单元的输出端连接有aurora gtx单元，所述aurora gtx单元输出端与接口模拟器连接。
43.工作原理：节点模块的srio总线数据发送至多成员模拟器的信号处理单元进行信号的预处理，输出gtx信号，送入接口模拟器。此处多成员模拟器的信号处理单元即为主控fpga模块，通过srio采集单元接受，然后再由lzw压缩算法单元进行预处理，最后输出gtx信号到接口模拟器。接口模拟器对多路gtx信号进行汇集，通过内部的高性能数据处理单元（fpga）完成数据处理，通过pci
‑
e 4x高速总线上传到主控计算机。由主控计算机对上传数据进行分析，完成对节点模块的功能验证测试。
44.其中，多成员模拟器机架是接口转换和信号预处理单元。用于为节点模块提供安装接口和运行环境，对节点模块输入输出的srio总线数据进行预处理，并将处理后的结果以一路gtx信号送往接口模拟器。
45.本实施例的其他部分与上述实施例1相同，故不再赘述。
46.实施例3：
47.本实施例在上述实施例1
‑
2任一项的基础上，为了更好地实现本实用新型，进一步地，所述接口模拟器包括接口主控fpga模块，所述接口主控fpga模块包括fpga芯片及搭接在fpga芯片上的pcie网络接口、gtx接口；所述fpga芯片通过gtx接口与所述多成员模拟器的aurora gtx单元连接，通过pcie网络接口与所述总控计算机连接；
48.所述接口模拟器还包括数据处理单元，所述数据处理单元包括两片与fpga芯片通过emif总线连接的dsp芯片；
49.所述接口主控fpga模块还包括搭接在fpga芯片上的时钟电路、复位电路和ddr数据缓存芯片；
50.所述数据处理单元的dsp芯片上同样搭接有时钟电路、复位电路和ddr数据缓存芯片。
51.工作原理：接口模拟器是信号汇总及处理单元，主要完成与多成员模拟器和主控计算机交联。一方面，接口模拟器采集多成员模拟器输出的多路gtx信号，通过内部的高性能数据处理单元（fpga）进行数据处理后，通过一路pcie 4x高速总线上传到主控计算机；另一方面，接收主控计算机下发的总线数据，经过数据处理后输出gtx信号到多成员模拟器。
52.本实施例的其他部分与上述实施例1
‑
2任一项相同，故不再赘述。
53.实施例4：
54.本实施例在上述实施例1
‑
3任一项的基础上，关于多成员模拟器：通过多成员模拟器进行信号的预处理，实施思路：四个节点模块安装于一个多成员模拟器内，完成4个节点模块的数据采集压缩和管理。
55.多成员模拟器设计使用xilinx公司生产的a7系列fpga模块芯片，该芯片io引脚为400路，作为主控芯片，实现对节点模块srio信号的采集压缩功能。子板与信道模拟器的数据交互采用gtx接口来完成。
56.本实施例的其他部分与上述实施例1
‑
3任一项相同，故不再赘述。
57.实施例5：
58.本实施例在上述实施例1
‑
4任一项的基础上，关于接口模拟器：接口模拟器对信号进行汇集，根据接口模拟器设计需求，gtx信号需要6组，接口模拟器采用xilinx公司生产的v7系列fpga芯片xc7vx485t
‑
2ffg1157i作为主控芯片，该芯片用户io引脚700，同时采用两片dsp6678作为数据处理单元，接口模拟器作为计算机与多成员模拟器之间数据传输的桥梁。通过gtx接口采用aurora8b/10b协议完成与多成员模拟器的数据交互，通过pciex4接口完成与总控计算机的数据交互。
59.其中fpga实现与内外各接口的通讯，dsp用于数据的处理与压缩算法，ddr3用于海量数据的缓冲。fpga与dsp之间通过emif总线通讯。
60.结合本模拟器的实际情况，由于压缩算法比较复杂，计算量大，所以选择dsp辅助fpga用于数据压缩算法。基于上述考虑，选用 ti 公司的tms320c6678acypa。在本设计中，对原始数据按照每个节点2048b为一组进行压缩。压缩前后的数据都需要放到 dsp 的 ram 中进行处理。
61.压缩算法就是对信源信息进行压缩编码后在解压缩时能够完全恢复，也即在压缩和解压缩过程中对信源有效信息无损压缩。常用的无损压缩方法有 shannon
‑ꢀ
fano 编码、huffman 编 码、游程(run
‑
length)编码、lzw(lempel
‑
ziv
‑
welch)编码和算术编码(arc)
等。对本模拟器而言，没必要完全保留全部特征。在允许一定精度损失的情况下，可以获得更高的压缩编码效率。
62.在比较字典编码 lzw与算术编码arc后采用arc算法，通过大量的实验数据的平均压缩去除率为79%，满足模拟器所要求的数据压缩去除率大于50%的预期。通过对上位机控制软件读取的节点数据进行解包、解压，证明还原出来的数据与原始数据完全一致，实现了节点数据的无损压缩流盘。
63.本实施例的其他部分与上述实施例1
‑
4任一项相同，故不再赘述。
64.实施例6：
65.本实施例在上述实施例1
‑
5任一项的基础上，关于主控计算机：主控计算机可选用普通的工控机即可，主控计算机通过pciex4接口接收接口模拟器汇集压缩后的多节点数据，主控计算机主要实现数据的流盘和数据的分析。通过分析收到的数据主控计算机可监控各节点模块的运行状态。
66.本实施例的其他部分与上述实施例1
‑
5任一项相同，故不再赘述。
67.以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。