一种并行视频信号的传输方法、装置、设备及存储介质与流程
本申请属于视频处理技术领域，具体涉及一种并行视频信号的传输方法、装置、设备及存储介质。
背景技术：
bt1120接口，作为一个常用的并行视频信号的传输接口，常用于视频处理器的输入或输出端口，通过相应的接口转换芯片，实现hdmi、sdi等设备外部视频接口的输入或输出。根据bt1120的物理接口规范，包含1根同步时钟clk，根据量化等级8bit或10bit，对应着16根或20根数据信号。在视频处理器系统中，bt1120接口作为一种并行数据总线，很好的解决了pcb板内的视频连接，作为一种同步视频信号，对视频处理器来讲，也可以很好的采集、处理。但是对于那种特定结构，多路bt1120视频需要排线或连接器进行多个板卡互联，多个板卡互联使得多路并行视频信号中无效数据传输的时间增加，会导致视频传输的稳定性较差，从而影响视频传输的质量。
因此如何提高并行视频信号的传输质量已经成为目前亟需解决的技术问题。
技术实现要素：
针对现有技术的上述问题，本文的目的在于，提供一种并行视频信号的传输方法、装置、设备及存储介质，能够提高并行视频信号的传输质量。
为了解决上述技术问题，本文的具体技术方案如下：
第一方面，本文提供一种并行视频信号的传输方法，所述方法包括：
实时接收并行视频信号；
将所述并行视频信号重组为目标格式视频信号；所述目标格式视频信号中包含单个同步数据和单个消隐数据，且所述同步数据和所述消隐数据均按照预设排序规则排列；
按照与所述预设排序规则对应的转换规则，将所述目标格式视频信号转换为目标序列视频信号；
传输所述目标序列视频信号。
第二方面，本文还提供一种并行视频信号的传输装置，所述装置包括：
视频信号输入接收模块，用于实时接收并行视频信号；
视频信号重组模块，用于将所述并行视频信号重组为目标格式视频信号；所述目标格式视频信号中包含单个同步数据和单个消隐数据，且所述同步信号和所述消隐数据均按照预设排序规则排列；
视频信号转换模块，用于按照与所述预设排序规则对应的转换规则，将所述目标格式视频信号转换为目标序列视频信号；
视频信号传输模块，用于传输所述目标序列视频信号。
第三方面，本文还提供一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现如上述所述的方法步骤。
第四方面，本文还提供一种计算机可读存储介质，所述计算机可读存储介质存储有执行计算机程序，所述计算机程序被处理器执行时实现如上述所述的方法步骤。
采用上述技术方案，本文所述的一种并行视频信号的传输方法、装置、设备及存储介质，其中并行视频信号包括多个并行输入视频信号，每个视频信号均包括有效数据和非有效数据，非有效数据中包括同步数据和消隐数据，通过对接收的并行视频信号进行数据重组，使得重组后的同步数据和消隐数据压缩，同时结合对应的转换规则，保证重组后的数据在信号发送时能按照准确的视频信号格式发送，同时能减少视频信号发送的位宽，提高了有效数据发送的比例，进而提高了视频信号发送的质量。
为让本文的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本文实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本文的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本文实施例中一种并行视频信号传输方法步骤示意图；
图2示出了本文实施例中数据重组步骤示意图；
图3示出了本文实施例中并行同步数据获取步骤示意图；
图4示出了本文实施例中目标格式视频信号转换步骤示意图；
图5示出了本文实施例中对目标序列视频信号传输步骤示意图；
图6示出了本文实施例中原始16bit视频数据示意图；
图7示出了本文实施例中重组后16bit视频数据示意图；
图8示出了本文实施例中数据转换之后的8bit视频数据示意图；
图9示出了本文实施例中一种并行视频信号传输装置结构示意图；
图10示出了本文实施例中一种设备的结构示意图。
附图符号说明：
100、视频信号输入接收模块；
200、视频信号缓存模块；
300、视频信号重组模块；
400、视频信号转换模块；
500、视频信号传输模块；
1002、计算机设备；
1004、处理器；
1006、存储器；
1008、驱动机构；
1010、输入/输出模块；
1012、输入设备；
1014、输出设备；
1016、呈现设备；
1018、图形用户接口；
1020、网络接口；
1022、通信链路；
1024、通信总线。
具体实施方式
下面将结合本文实施例中的附图，对本文实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本文一部分实施例，而不是全部的实施例。基于本文中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本文保护的范围。
需要说明的是，本文的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本文的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本发明涉及的主要技术术语如下：
bt1120：
实现并行视频信号的传输，在单个信号源与单个目的端之间提供单向连接，数据信号为二进制信息形式，包含图像数据、定时基准和标识码以及附属数据。本文描述的bt1120，均是8bit系统，包含8bit的色差信号和8bit的亮度信号。
从物理层来看，bt1120包含y[7:0]、uv[7:0]两种并行总线，以及同步时钟clk，共有17根物理信号。
定时基准码(sav和eav)：
有两种定时基准码，一种在每个图像数据块的起始(有效图像起始，sav)，另一种在每个图像数据块的结束(有效图像结束，eav)。每个定时基准码由四个字节的序列组成，前三个字为固定前缀，第四个字节的包含场识别(f)、场/帧消隐期(v)、行消隐期(h)以及校验码。
asic：
application-specificintegratedcircuit为实现某种特定功能集成芯片。
fpga：
field-programmablegatearray现场可编程门阵列。
在视频处理系统中主要负责视频处理功能。
由于并行视频信号的传输会依赖排线或连接器进行多个板卡互联，因此在出现多路信号需要传输时，排线或连接器的数量也会增加视频传输的成本，同时视频传输的稳定性也较差，使得传输的视频质量较低，性价比低。
为了解决上述问题，本文实施例提供并行视频信号的传输方法，能够提高并行视频信号传输的质量，提高性价比，图1是本文实施例提供的一种并行视频信号的传输方法的步骤示意图，本说明书提供了如实施例或流程图所述的方法操作步骤，但基于常规或者无创造性的劳动可以包括更多或者更少的操作步骤。实施例中列举的步骤顺序仅仅为众多步骤执行顺序中的一种方式，不代表唯一的执行顺序。在实际中的系统或装置产品执行时，可以按照实施例或者附图所示的方法顺序执行或者并行执行。具体的如图1所示，所述方法可以包括：
s101：实时接收并行视频信号；
s102：将所述并行视频信号重组为目标格式视频信号；所述目标格式视频信号中包含单个同步数据和单个消隐数据，且所述同步数据和所述消隐数据均按照预设排序规则排列；
s103：按照与所述预设排序规则对应的转换规则，将所述目标格式视频信号转换为目标序列视频信号；
s104：传输所述目标序列视频信号。
其中所述并行视频信号可以为多个并行总线上的视频信号，每个总线上均传输完成的信号，比如包括同步数据、消隐数据和有效数据。
所述目标格式视频信号为经过并行视频信号重组后的数据信号，作为可选地，可以保存原先并行视频信号的并行格式，在所述并行格式上进行数据的重组得到目标格式视频信号。
以bt1120为例，其中行前消隐和行开始均可以为同步数据，其可以表征有效数据和消隐数据的具体位置和数据量，保证了并行信号传输的同步性。
可以理解为，本说明书实施例中通过将接收的并行视频信号的数据结构和数据组成进行调整，在保证同步数据和消隐数据完整性的基础上，减少了重组前并行的同步数据和消隐数据中冗余的数据，从而得到目标格式视频信号。其中所述预设排序规则能使得重组后的同步数据和消隐数据在数量和时序上保持完整性，为后端解析提供了良好的支撑，然后通过与所述预设排序规则对应的转换规则，将得到的目标格式视频信号进行转换得到目标序列视频信号，所述目标序列视频信号可以理解为串行的视频信号，由于重组之后的目标格式视频信号也是以并行形式存在，为了能够获得完整和准确的同步数据和消隐数据，将并行的数据形式通过串行的方式进行发送，比如，并行的目标格式视频信号可以通过依次交叉提取数据的方式进行二次重组或转换得到目标序列视频信号。
需要说明的是，除了对同步数据和消隐数据进行转换，还可以对并行视频信号中的有效数据进行转换，由于并行视频信号中不同行的有效数据不同，因此在转换时可以按照与非有效数据部分(同步数据和消隐数据)同样的转换规则进行转换。
在实际工作中，以bt1120信号为例，量化等级定义为8bit，分别为8bit色差信号和8bit的亮度信号，记为y[7:0]和uv[7:0]，则在实际并行传输时需要进行16位传输，由于y[7:0]和uv[7:0]中同步数据和消隐数据相同，在实际传输时会占用更多的物理信号去传输重复的同步数据和消隐数据，因此会导致传输的效率降低，同时在出现多路信号传输时，由于需要的物理传输信号线增加，使得数据的传输稳定性降低，从而影响数据传输的质量。因此可以对y[7:0]和uv[7:0]中同步数据和消隐数据进行重组，得到去除冗余后的数据组成，同时在调整数据发送规则的基础上，实现并行视频数据的“串行”发送，提高了数据传输的稳定性和视频的传输的质量。
另外，上述步骤的执行主体可以为fpga，所述fpga中配置有相应的处理逻辑，可以实现对视频输入信号的处理以及相应的发送规则的控制。
在接收并行视频信号之后，还可以包括：
对实时接收的并行视频信号进行缓存处理。作为可选地，可以通过ififo实现数据的缓存，同时保证数据的按正确时许发送。
其中，bt1120包含y[7:0]和uv[7:0]两组并行视频信号，可以采用对y[7:0]进行视频同步检测信号，并对其缓存处理，同步对uv[7:0]进行缓存，为后续信号的处理和发送提供同步输出信号。作为可选地，可以设置5个字节寄存器，用于对输入视频数据实时处理，边输入边处理，延时大约是5个像素传输时间。对于图像分辨率1080p60来说，每个像素传输需要6.7ns，相当于延时了33ns，几乎可以忽略不计，很好的保证了视频的实时传输。
在本说明书实施例中，所述并行视频信号包括并行非有效数据和并行有效数据，其中并行非有效数据可以包括并行同步数据和并行消隐数据，所述并行视频信号以帧视频信号的方式按照时序依次输入，所述帧视频信号包括多个行视频信号，如图6所示，为本说明书实施例中行视频信号的一种表现形式，其中所述并行同步数据可以指行前消隐数据和行开始数据，所述并行消隐数据可以指消隐区数据，因此对并行视频信号的重组可以为对行前消隐数据、消隐区数据和行开始数据进行重组。
具体地，如图2所示，所述步骤s102中将所述并行视频信号重组为目标格式视频信号进一步包括：
s201：获取所述并行视频信号中单行非有效数据，所述单行非有效数据包括同步数据和消隐数据；
s202：将所述单行非有效数据分成多个第一子矩阵，并将每个第一子矩阵进行矩阵转置得到多个第一目标子矩阵；
s203：将多个所述第一目标子矩阵重新组合形成目标并行非有效数据；
s204：将所述目标并行非有效数据和所述并行有效数据重组，得到目标格式视频信号。
可以理解为，以非有效数据中的同步数据为例进行说明，通过对行前消隐和行开始进行数据重新排列，并按照预设排序规则，使得重新排列后的并行的行前消隐为一个原先单行行前消隐数据组成，为后端解析提供了良好的支撑，同理，重新排列后的并列的行开始为一个原先单行行开始数据组成，相应的对消隐区数据也进行同样的调整，作为可选地，可以选择同样的预设排序规则，这样在进行排序时可以提高排序的效率，避免排序规则不同出现一定的排序误差，影响对视频信号的接收。
其中，所述第一子矩阵包括预设字节个数，所述预设字节个数与所述并行视频信号的行数一致，如第一子矩阵格式为1xn，其中n为预设字节个数，这样能够保证在进行矩阵转置后得到的第一目标子矩阵格式为nx1，其中n为并行视频信号的行数，相当于保留了原先信号格式，并在原先并行格式基础上进行数据的重组，提高了数据重组的效率，提高了视频信号传输的同步性。
在实际工作中，如图6和图7所示，在原先并行视频信号中，以行前消隐为例进行说明，y[7:0]和uv[7:0]中的行前消隐的数据结构为并行的[ff,00,00,eav]，而在重组之后上行和下行的行前消隐分别为[ff,00]和[00,eav]，在按照预设排序进行排列形成完整的[ff,00,00,eav]，其中重组的逻辑可以为，获得上行视频信号y[7:0]，对行前消隐的数据进行划分成两个第一子矩阵[ff,00]和[00,eav]，通过对所述第一子矩阵的转置可以得到两个目标第一子矩阵
需要说明的是，上述步骤只是对并行视频信号重组的一种方式，在预设排序规则的基础上，对并行同步数据和并行消隐数据进行重组，只需保证在预设排序规则的时序上能保证单行同步数据和单行消隐数据的完整性即可，具体排序规则和重组过程在本说明书实施例不做限定。
如图7所示，是对同步数据和消隐数据的一种重组方式，其中由于行前消隐和行开始的数据格式分别为：[ff,00,00,eav]和[ff,00,00,sav]，因此在对行前消隐重组时，可以选择y[7:0]中的前半段字节和uv[7:0]中的后半段字节，从而形成新的并行视频信号，在排序时，按照上下依次选择的选择方式进行排序得到完整的单个[ff,00,00,eav]序列，从而使得两个并行的完整的行前消隐重组成一个完整的行前消隐。相应的，对行开始也可以进行相应的重组。
另外，消隐区的初始数据结构形式为[80,10,80,10]，因此在进行重组时，可以对并行的y[7:0]和uv[7:0]中消隐数据进行奇偶排序，选择y[7:0]中的奇数位数据和uv[7:0]中的偶数位数据作为重组后的并行视频信号，在排序时，按照上下依次选择的选择方式进行排序得到完整的单个[80,10,80,10]序列，从而使得两个并行的完整的消隐区重组成一个完整的消隐区。
需要说明的是，上述重组的方式只是本说明书实施例提供的一种方式，还可以有其他的方式，在本说明书不做限定
在本说明书实施例中，在对并行视频信号进行重组之前，还需要确定需要重组的对象，比如非有效数据，相当于同步数据和消隐数据，如图6所示，消隐区位于行前消隐和行开始之间，其数据结构为[80,10,80,10]，因此很难确定其具体位置，因此可以对同步数据进行确定，如图3所示，所述获取所述并行视频信号中的并行同步数据可以有如下步骤：
s2011：按照接收时序实时检测所述并行视频信号中单行视频信号；
s2012：当所述单行视频信号存在预设字节特征时，则标记为一个同步信号；
s2013：继续检测后续字节信息，当所述后续字节满足有效图像结束标志时，则将所述后续字节标记为eav，并确定同步数据；当所述后续字节满足有效图像起始标志时，则将所述后续字节标记为sav，并确定同步数据；
s2014：根据所述同步数据，确定消隐数据；
s2015：根据所述同步数据和所述消隐数据，确定单行非有效数据。
通过前述描述可知，并行数字视频信号bt1120，有两种定时基准码，一种在每个图像数据块的起始(有效图像起始，sav)，另一种在每个图像数据块的结束(有效图像结束，eav)。所述定时基准码与图像数据是领接的，并在场消隐期间仍然存在，如图6所示为两种定时基准码的位置关系。每个定时基准码由四个字的列序组成，前三个字为固定前缀，第四个字运载的信息定义出场识别(f)、场消隐期(v)和行消隐期(h)。eav和sav中(f/v/h)的值反映f、v和h比特的状态，由于视频信号是以脉冲的形式进行发送，在发送内容不同的情况下，脉冲的电平表现形式也不同，在本说明书实施例中，可以通过定时基准码第四个字的脉冲的变化来确定不同的定时基准码。
上述步骤中预设字节特征可以为定时基准码之前的三个字节，比如ff、00和00，可以表示为0xff、0x00和0x00，当存在该字节特征时，则表示已经进入了同步数据阶段，同时检测后续字节的特征，相当于检测第四个字节的特征，所述第四字节就表示定时基准码，在实际中，根据bt1120的规范要求，如果第四个字节的第四位是高电平，判定当前是一行视频前消隐标志，表示一行数据开始传输，标记为eav；如果第四个数据的第四位是低电平，判定当前是一行视频数据的行开始，表示一行数据开始传输有效数据，标记为sav，通过脉冲来判断定时基准码的类型可以提高数据检测的效率，保证了数据检测的准确性。
进一步地，在确定eav和sav的基础上，就可以确定当前行视频信号的位置关系，这样便于对行视频信号进行数据重组。
在本说明书实施例中，如图4所示，按照与所述预设排序规则对应的转换规则，将所述目标格式视频信号转换为目标序列视频信号可以包括如下步骤：
s301：将所述目标格式视频信号划分成多个第二子矩阵，所述第二子矩阵格式为mx1，m为所述并行视频信号的行数；
s302：将每个所述第二子矩阵进行矩阵转置得到多个第二目标子矩阵；
s303：将多个所述第二目标子矩阵重新组合形成目标序列视频信号。
可以理解为，所述第二子矩阵相当于以并行的目标格式视频信号的列为单位划分的多个子部分，其中以单字节为列，比如以目标格式视频信号中的行前消隐为例进行说明，通过上述重组步骤得到的行前消隐格式为
通过对并行视频信号的重组可以实现数据量的压缩，然后再进行目标格式视频信号的转换可以将压缩后的数据量转换成可被识别的数据序列，同时还能不影响数量序列的完整性，保证了视频传输的可靠性和稳定性。
需要说明的是，上述步骤只是目标格式视频信号转换的一种方式，还可以包括其他的方式，只要能实现相同的技术效果均在本说明书保护的范围内。
根据bt1120信号的转换，如图7所示，为所述目标格式视频信号的数据结构组成，可以表示为y[7:0]new和uv[7:0]new，所述预设位宽输入输出fifo可以为16转8位的位宽输入输出fifo，通过16转8位的位宽输入输出fifo对所述目标格式视频信号转换得到新的单行序列进行传输，新的单行序列即为目标序列视频信号，如图8所示，为所述单行序列的表现形式，新序列可以表示为序列yuv[7:0]，即重新打包成色度亮度复合的序列，相当于，将并行传输的视频信号通过串行的方式进行传输，同时还可以减少并行数据中冗余的数据，提高有效数据传输的占比，保证了视频传输的质量，而且通过16转8位的位宽输入输出fifo，可以减少数据传输的位宽，减少了物理信号的传输。
在本说明书实施例中，所述并行视频信号中还包括输入时钟信号，控制数据传输的时机，而在进行数据重组和转换后，数据量发生变化相应的数据传输的时机也要发生变化，因此如图5所示，所述传输所述目标序列视频信号可以包括如下步骤：
s401：获取所述并行视频信号中的输入时钟信号；
s402：对所述输入时钟信号进行倍频处理；
s403：根据倍频处理后的输入时钟信号的上升沿和下降沿，对所述目标序列视频信号进行数据传输。
可以理解为，通过对输入时钟信号的倍频处理，可以保证输出数据和时钟的同步，另外由于输入信号是以并行方式传输的，在数据重组后还是以并行的方式存在，通过预设位宽输入输出fifo可以实现“串行”的传输方式，并能按照数据输入的顺序进行输出，因此在实际工作中，可以根据倍频处理后的输入时钟信号的上升沿和下降沿，对目标序列视频信号进行数据传输，其中上升沿和下降沿可以理解为y[7:0]new和uv[7:0]new数据交替传输。这样可以保证数据传输的准确性，提高并行视频信号传输的可靠性。
上述提供的并行视频信号的传输方法，通过对接收的并行视频信号进行数据重组，使得重组后的同步数据和消隐数据压缩，同时结合对应的转换规则，保证重组后的数据在信号发送时能按照准确的视频信号格式发送，同时能减少视频信号发送的位宽，提高了有效数据发送的比例，进而提高了视频信号发送的质量。
基于同一发明构思，本说明书实施例还提供一种并行视频信号的接收方法，所述方法适应于信号接收端，所述方法包括：
实时接收视频信号；
根据视频信号对应的解析规则，对所述视频信号进行解析；
根据控制指令，对解析后的视频信号进行处理。
进一步实施例中，根据视频信号对应的解析规则，对所述视频信号进行解析包括：
实时检测视频信号，获取非有效数据和有效数据，其中所述非有效数据包括同步数据和消隐数据；
根据所述同步数据和所述消隐数据，确定数据的解析规则；
根据所述数据的解析规则，对所述有效数据进行解析，从而得到解析后的有效数据。
在实际中，可以根据同步数据和消隐数据判断输出传输的方式，如并行传输或串行传输，在本说明书中，接收端获得串行发送的数据，因此提取针对串行数据的解析规则，相应地，针对有效数据也可以进行串行数据的解析规则，这样可以得到准确的视频数据。
基于同一发明构思，本说明书实施例还提供一种并行视频信号的传输装置，如图9所示，所述装置包括：
视频信号输入接收模块100，用于实时接收并行视频信号；
视频信号重组模块300，用于将所述并行视频信号重组为目标格式视频信号；所述目标格式视频信号中包含单个同步数据和单个消隐数据，且所述同步数据和所述消隐数据均按照预设排序规则排列；
视频信号转换模块400，用于按照与所述预设排序规则对应的转换规则，将所述目标格式视频信号转换为目标序列视频信号；
视频信号传输模块500，用于传输所述目标序列视频信号。
在一些实施例中，所述装置还可以包括：
视频信号缓存模块200，用于实时接收并行视频信号。
通过上述提供的装置取得的有益效果和上述提供的方法取得的有益效果一致，在本说明书不做赘述。
如图10所示，为本文实施例提供的一种计算机设备，所述计算机设备1002可以包括一个或多个处理器1004，诸如一个或多个中央处理单元(cpu)，每个处理单元可以实现一个或多个硬件线程。计算机设备1002还可以包括任何存储器1006，其用于存储诸如代码、设置、数据等之类的任何种类的信息。非限制性的，比如，存储器1006可以包括以下任一项或多种组合：任何类型的ram，任何类型的rom，闪存设备，硬盘，光盘等。更一般地，任何存储器都可以使用任何技术来存储信息。进一步地，任何存储器可以提供信息的易失性或非易失性保留。进一步地，任何存储器可以表示计算机设备1002的固定或可移除部件。在一种情况下，当处理器1004执行被存储在任何存储器或存储器的组合中的相关联的指令时，计算机设备1002可以执行相关联指令的任一操作。计算机设备1002还包括用于与任何存储器交互的一个或多个驱动机构1008，诸如硬盘驱动机构、光盘驱动机构等。
计算机设备1002还可以包括输入/输出模块1010(i/o)，其用于接收各种输入(经由输入设备1012)和用于提供各种输出(经由输出设备1014))。一个具体输出机构可以包括呈现设备1016和相关联的图形用户接口(gui)1018。在其他实施例中，还可以不包括输入/输出模块1010(i/o)、输入设备1012以及输出设备1014，仅作为网络中的一台计算机设备。计算机设备1002还可以包括一个或多个网络接口1020，其用于经由一个或多个通信链路1022与其他设备交换数据。一个或多个通信总线1024将上文所描述的部件耦合在一起。
通信链路1022可以以任何方式实现，例如，通过局域网、广域网(例如，因特网)、点对点连接等、或其任何组合。通信链路1022可以包括由任何协议或协议组合支配的硬连线链路、无线链路、路由器、网关功能、名称服务器等的任何组合。
对应于图1-图5中的方法，本文实施例还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行上述方法的步骤。
本文实施例还提供一种计算机可读指令，其中当处理器执行所述指令时，其中的程序使得处理器执行如图1至图5所示的方法。
应理解，在本文的各种实施例中，上述各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本文实施例的实施过程构成任何限定。
还应理解，在本文实施例中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系。例如，a和/或b，可以表示：单独存在a，同时存在a和b，单独存在b这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本文的范围。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本文所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本文实施例方案的目的。
另外，在本文各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本文的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本文各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(rom，read-onlymemory)、随机存取存储器(ram，randomaccessmemory)、磁碟或者光盘等各种可以存储程序代码的介质。
本文中应用了具体实施例对本文的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本文的方法及其核心思想；同时，对于本领域的一般技术人员，依据本文的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本文的限制。
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