发射码元相位调整方法和系统与流程

1.本技术属于通信技术领域，尤其涉及一种发射码元相位调整方法和系统。


背景技术：

2.目前，常规的qpsk调制系统通常包括现场可编程门阵列(field programmable gate array，fpga)和数字模拟转换器(digital to analog converter，dac)。其中，fpga用于产生数字基带码元信号，并对数字基带码元信号进行调制，获得调制后的数字信号；dac用于将fpga输出的调制后的数字信号进行数模转换，输出qpsk调制模拟信号。
3.现有的qpsk调制系统，在数字端调制后，再经过dac进行数模转换。其中，在数字端的信号调制过程中，使用同一个时钟，发射的i路码元和q路码元之间的相位是对齐的，不存在相位不对齐的问题。


技术实现要素：

4.针对包括fpga和iq调制器的qpsk调制系统，使用fpga内部的串行收发器作为模拟基带码元信号的发射源时，发射的iq码元存在相位不对齐的问题，本技术实施例提供一种发射码元相位调整方法和系统，可以解决发射的iq码元相位不对齐的问题。
5.第一方面，本技术实施例提供一种发射码元相位调整系统，包括fpga、相位采集模块以及iq调制器，fpga包括锁相环、逻辑单元、第一串行收发器、第二串行收发器和相位控制模块；
6.其中，锁相环分别与逻辑单元、第一串行收发器和第二串行收发器连接，逻辑单元分别与第一串行收发器和第二串行收发器连接；第一串行收发器分别与相位采集模块和iq调制器连接，第二串行收发器分别与相位采集模块和iq调制器连接；相位采集模块与相位控制模块连接，相位控制模块分别与第一串行收发器和第二串行收发器连接；
7.锁相环用于根据外部时钟信号产生目标时钟信号；逻辑单元用于根据目标时钟信号产生数字基带码元信号；
8.第一串行收发器用于在数字基带码元信号和目标时钟信号的作用下串行发射i路模拟基带码元信号；第二串行收发器用于在数字基带码元信号和目标时钟信号的作用下串行发射q路模拟基带码元信号；
9.相位采集模块用于采集输入的i路模拟基带码元信号和q路模拟基带码元信号之间的相位信息，相位信息包括用于表征i路模拟基带码元信号和q路模拟基带码元信号之间的相位是否有偏差的信息，以及偏差范围信息；
10.相位控制模块用于若根据相位信息确定i路模拟基带码元信号和q路模拟基带码元信号之间的相位有偏差，则根据相位信息，调整第一串行收发器和第二串行收发器内的目标时钟信号的相位，以调整i路模拟基带码元信号和q路模拟基带码元信号之间的相位；
11.iq调制器用于在i路模拟基带码元信号和q路模拟基带码元信号的相位对齐后，对输入的i路模拟基带码元信号和q路模拟基带码元信号进行iq调制，获得qpsk调制信号。
12.由上可见，本技术实施例将串行收发器发射出的iq码元分成两路，一路iq码元信号输入至iq调制器进行iq调制，另一路iq码元信号输入相位采集模块，以采集iq两路码元信号之间的相位信息，根据相位信息进行反馈控制，即根据相位信息判断iq码元的相位是否有偏差和偏差范围，并在iq码元的相位偏差时，相位控制模块根据相位信息调整发射的iq码元相位，以实现iq码元相位对齐。
13.在第一方面的一种可能的实现方式中，相位采集模块包括异或鉴相器和相位采集单元；
14.异或鉴相器的一输入端与第一串行收发器连接，另一输入端与第二串行收发器连接；异或鉴相器的输出端与相位采集单元的输入端连接，相位采集单元的输出端与相位控制模块连接；
15.异或鉴相器用于将输入的i路模拟基带码元信号和q路模拟基带码元信号进行异或操作，获得异或后的信号；
16.相位采集单元用于对异或后的信号进行相位采集，得到相位信息。
17.在第一方面的一种可能的实现方式中，iq调制器为高速iq调制器。
18.在第一方面的一种可能的实现方式中，iq调制器具体用于基于本地振荡器lo，对i路模拟基带码元信号和q路模拟基带码元进行iq调制，获得qpsk调制信号。本地振荡器lo与iq调制器连接。
19.在第一方面的一种可能的实现方式中，第一串行收发器和第二串行收发器为gtx收发器。
20.在第一方面的一种可能的实现方式中，i路模拟基带码元信号和q路模拟基带码元信号均为伪随机二进制序列prbs码元信号。
21.第二方面，本技术实施例提供一种发射码元相位调整方法，应用于发射码元相位调整系统，发射码元相位调整系统包括fpga、相位采集模块以及iq调制器，fpga包括锁相环、逻辑单元、第一串行收发器、第二串行收发器和相位控制模块；
22.其中，锁相环分别与逻辑单元、第一串行收发器和第二串行收发器连接，逻辑单元分别与第一串行收发器和第二串行收发器连接；第一串行收发器分别与相位采集模块和iq调制器连接，第二串行收发器分别与相位采集模块和iq调制器连接；相位采集模块与相位控制模块连接，相位控制模块分别与第一串行收发器和第二串行收发器连接；
23.该方法包括：
24.锁相环根据外部时钟信号产生目标时钟信号；逻辑单元根据目标时钟信号产生数字基带码元信号；
25.第一串行收发器在数字基带码元信号和目标时钟信号的作用下串行发射i路模拟基带码元信号；第二串行收发器在数字基带码元信号和目标时钟信号的作用下串行发射q路模拟基带码元信号；
26.相位采集模块采集输入的i路模拟基带码元信号和q路模拟基带码元信号之间的相位信息，相位信息包括用于表征i路模拟基带码元信号和q路模拟基带码元信号之间的相位是否有偏差的信息，以及偏差范围信息；
27.相位控制模块若根据相位信息确定i路模拟基带码元信号和q路模拟基带码元信号之间的相位有偏差，则根据相位信息，调整第一串行收发器和第二串行收发器内的目标
时钟信号的相位，以调整i路模拟基带码元信号和q路模拟基带码元信号之间的相位；
28.iq调制器在i路模拟基带码元信号和q路模拟基带码元信号的相位对齐后，对输入的i路模拟基带码元信号和q路模拟基带码元信号进行iq调制，获得qpsk调制信号。
29.在第二方面的一种可能的实现方式中，相位采集模块包括异或鉴相器和相位采集单元；
30.异或鉴相器的一输入端与第一串行收发器连接，另一输入端与第二串行收发器连接；异或鉴相器的输出端与相位采集单元的输入端连接，相位采集单元的输出端与相位控制模块连接；
31.相位采集单元根据输入的i路模拟基带码元信号和q路模拟基带码元信号，获得相位信息，包括：
32.异或鉴相器将输入的i路模拟基带码元信号和q路模拟基带码元信号进行异或操作，获得异或后的信号；
33.相位采集单元对异或后的信号进行相位采集，得到相位信息。
34.在第二方面的一种可能的实现方式中，i路模拟基带码元信号和q路模拟基带码元信号均为伪随机二进制序列prbs码元信号。
35.在第二方面的一种可能的实现方式中，第一串行收发器和第二串行收发器为gtx收发器。
36.可以理解的是，上述第二方面有益效果可以参见上述第一方面中的相关描述，在此不再赘述。
附图说明
37.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
38.图1为qpsk调制系统的一种示意框图；
39.图2为本技术实施例提供的qpsk调制系统的一种示意框图；
40.图3为本技术实施例提供的qpsk调制系统的另一种示意框图；
41.图4为本技术实施例提供发射码元相位调整系统的一种示意框图；
42.图5为本技术实施例提供的发射码元相位调整系统的另一种示意框图；
43.图6为本技术实施例提供的发射码元相位调整系统的另一种示意框图；
44.图7为本技术实施例提供的gtx双通道发射码元的相位偏差示意图；
45.图8为本技术实施例提供的gtx双通道发射码元的相位对齐示意图；
46.图9为本技术实施例提供的发射码元相位调整方法的一种流程示意框图
47.图10为本技术实施例提供的fpga的结构示意图。
具体实施方式
48.以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本技术实施例。然而，本领域的技术人员应当清楚，在没有这些具体
细节的其它实施例中也可以实现本技术。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本技术的描述。
49.应当理解，当在本技术说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
50.还应当理解，在本技术说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
51.如在本技术说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
[0052]
另外，在本技术说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
[0053]
在本技术说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本技术的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
[0054]
发明人在长期研究过程中发现，现有的qpsk调制系统通常都需要使用dac进行数模转换。而在高速或超高速通信场景，则通常采用高速dac，以尽可能地满足通信码率的需求。也就是说，为了实现数模转换，通常是使用dac实现的。
[0055]
并且，还发现了：相较于低速通信场景，现有的qpsk调制系统在高速或者超高速通信场景下，通信码率更高。在通信码率提高的情况下，dac的采样率也需要成倍提高。由于高速dac的功耗较大，故dac采样率的提高，会增加系统硬件功耗，进而导致调制系统的硬件功耗增加。并且，现有qpsk调制系统的通信码率的调整与硬件有关，使得dac采样率的提高还会导致硬件设计复杂，硬件选型困难，实现难度较大。
[0056]
示例性地，参见图1示出的qpsk调制系统的一种示意框图，该系统包括fpga11和高速dac12。fpga11和高速dac12之间通过低电压差分信号(low-voltage differential signaling，lvds)总线通信。
[0057]
fpga11用于产生数字基带码元信号，即在fpga内部产生数字基带码元信号；在产生数字基带码元信号后，将数字基带码元信号和fpga内部产生的一路直接数字频率合成(direct digital synthesis，dds)信号相乘，以获得调制后的数字信号；对调制后的数字信号进行成型滤波处理后，通过并行的lvds总线，将数字码元信号传输至高速dac12。
[0058]
高速dac12用于接收数字码元信号，并对数字码元信号进行插值和滤波等操作，以将并行的数字码元信号转变成串行的qpsk调制模拟信号，完成qpsk的调制。
[0059]
在图1示出的qpsk调制系统中，在fpga内部进行数字调制，即在数字端进行信号调制。并且，fpga输出的是数字信号，故需要使用高速dac进行数模转换，以将数字信号转换成模拟信号。
[0060]
在高速或超高速通信场景下，高速dac12的采样率较高，进而使得整个调制系统的硬件功耗较高。并且，当通信码率较高时，高速dac12等硬件的型号选取，系统硬件设计等的难度较大。另外，在高速或超高速通信场景下，由于通信码率较高，在fpga11内部进行数字调制的难度也很大。
[0061]
针对现有qpsk调制系统在高速或超高速通信场景下，硬件功耗高，实现难度较大的问题，本技术实施例提供一种qpsk调制系统，该系统包括fpga和iq调制器，使用fpga内部的高速串行收发器作为模拟码元信号的发射源，使得调制系统不需要包括dac，也不需要使用dac进行数模转换。这样，在高速或超高速通信场景下，虽然通信码率较高，但不需要高速dac进行数模转换，使得系统的硬件功耗较低；此外，通信码率的调整完全由软件控制高速串行收发器进行码率切换，与硬件无关，因此在硬件设计和硬件选型上较为简单，易于实现。
[0062]
示例性地，参见图2示出的本技术实施例提供的qpsk调制系统的一种示意框图，该系统包括fpga21和iq调制器22，fpga21包括高速串行收发器，高速串行收发器作为模拟基带码元的发射源，通过第一通道向iq调制器22发送i路模拟基带码元信号，通过第二通道向iq调制器22发送q路模拟基带码元信号。
[0063]
其中，fpga21包括逻辑资源，逻辑资源用于产生数字基带码元信号。
[0064]
在一些实施例中，逻辑资源可以通过时钟信号和锁相环产生数字基带码元信号。其中，时钟信号可以是外部时钟信号。在高速或超高速通信场景下，内部时钟信号的频率可能不能满足通信码率的需求，则可以使用外部输入的特定频率的时钟信号。
[0065]
锁相环用于利用外部时钟信号控制环路内部振荡信号的频率和相位。在本技术实施例中，将外部时钟信号输入至锁相环，锁相环则输出相应频率和相位的目标时钟信号，该目标时钟信号用于产生数字基带码元信号。
[0066]
在锁相环根据外部输入时钟信号进行输出倍频的目标时钟信号后，fpga的逻辑资源再根据目标时钟信号产生相应频率和相位的数字基带码元信号。
[0067]
fpga21还包括高速串行收发器。高速串行收发器是指传输带宽可以满足高速或超高速通信场景的需求的收发器。例如，高速串行收发器是指传输速率高于预设阈值的串行收发器。该高速串行收发器示例性为gtx收发器。当然，本技术实施例提供的qpsk调制系统也可以应用于低速通信场景，此时，高速串行收发器可以适应性地替换为低速率的收发器。
[0068]
值得指出的是，在iq调制器带宽允许的情况下，本技术实施例提供的qpsk调制系统也可以使用更低速率或更高速率的串行收发器，例如，gtp、gth和gty等一系列更高速的串行收发器。
[0069]
高速串行收发器用于基于输入的数字基带码元信号和目标时钟信号，发射出模拟基带码元信号。此时，高速串行收发器作为模拟基带码元信号的发射源。在qpsk调制中，需要将i(in-phase)路和q(quadrature)路模拟信号进行载波调制，故高速串行收发器发射出i路模拟基带码元信号和q路模拟基带码元信号，并且分别通过两个传输通道，分别将i路和q路的模拟基带码元信号传输至iq调制器。
[0070]
在一些实施例中，锁相环产生目标时钟信号后，fpga内部的逻辑资源则根据目标时钟信号产生数字基带码元信号，再将目标时钟信号和数字基带码元信号均输入至第一高速串行收发器和第二高速串行收发器。第一高速串行收发器在数字基带码元信号和目标时
钟信号的作用下，串行发射出i路模拟基带码元信号，第二高速串行收发器在数字基带码元信号和目标时钟信号的作用下，串行发射出q路基带码元信号。
[0071]
示例性地，高速串行收发器可以为gtx(gt transceiver)收发器。gtx收发器可以传输10gbps的串行数据，故能满足高速或超高速通信场景下的通信码率需求。本技术实施例中，qpsk调制系统可以包括两个gtx收发器，分别为第一gtx收发器和第二gtx收发器。第一gtx收发器作为第一通道，第二gtx收发器作为第二通道。基于数字基带码元信号和目标时钟信号，驱动第一gtx收发器产生i路模拟基带码元信号，并串行发送该i路模拟基带码元信号。同理，基于数字基带码元信号和目标时钟信号，驱动第二gtx收发器产生q路模拟基带码元信号，并串行发送该q路模拟基带码元信号。
[0072]
值得指出的是，通过高速串行收发器将数字基带码元信号转换成模拟基带码元信号，并且还利用了高速串行收发器可以传输高速串行数据的特性，这样就不用通过高速dac进行高速数模转换，使得调制系统可以去除高速dac，并且在高速或超高速通信场景下，仍然可以适用。
[0073]
iq调制器22用于接收i路和q路的模拟基带码元信号，并对i路和q路的信号进行iq调制，获得qpsk调制信号。也即，本技术实施例是在模拟端进行信号调制的。
[0074]
具体实现时，该系统还包括本地振荡器(local oscillator，lo)23。lo23与iq调制器22连接，用于产生本振信号，iq调制器22则根据本振信号进行iq调制。
[0075]
具体应用中，iq调制器22可以具体为高速iq调制器，高速iq调制器具有超高速的调制芯片，能满足高速或超高速通信场景的通信码率需求。高速iq调制器是指调制速率大于一定阈值的调制器。当然，正如上文所述，本技术实施例提供的qpsk调制系统也可以应用于低速通信场景，此时，iq调制器22可以不是高速iq调制器。
[0076]
示例性地，参见图3示出的本技术实施例提供的qpsk调制系统的另一种示意框图，第一高速串行收发器和第二高速串行收发器示例性为gtx收发器。该系统包括fpga31、高速iq调制器32以及lo33。fpga31包括锁相环311、逻辑单元312、第一gtx收发器313和第二gtx收发器314。锁相环311分别与逻辑单元312、第一gtx收发器313和第二gtx收发器314连接；逻辑单元312分别与第一gtx收发器313和第二gtx收发器314连接。
[0077]
锁相环311用于根据外部时钟信号，输出目标时钟信号。逻辑单元312用于根据目标时钟信号，产生数字基带码元信号。
[0078]
第一gtx收发器313用于在目标时钟信号和数字基带码元信号的作用下，串行发射i路模拟基带码元信号；第二gtx收发器314用于在目标时钟信号和数字基带码元信号的作用下，串行发射q路模拟基带码元信号。
[0079]
图3中示出了向高速iq调制器32串行发送gtx_i，向高速iq调制器串行发送gtx_q。其中，gtx_i和gtx_q表示传输i路和q路的模拟基带码元信号。
[0080]
由上可见，本技术实施例的调制系统包括fpga和iq调制器，系统架构简单，且易于硬件实现。另外，利用高速串行收发器串行发出模拟基带码元信号，且能高速传输数据的特性，使得系统去除了高速dac，不用高速dac进行高速数模转换，降低了系统功耗，并且在硬件设计和选型上易于实现。
[0081]
进一步地，在使用包括fpga和iq调制器的调制系统进行qpsk调制时，发明人还发现，fpga内的串行收发器在每次上电时，发射的iq模拟基带码元信号均不能保证相位对齐，
两个通道发射出的码元存在有二分之一至几个码元的相位偏差。但是，qpsk调制时，需要保证发射的iq码元相位对齐。
[0082]
为了解决fpga内的串行收发器在每次上电时，发射的iq模拟基带码元信号均不能保证相位对齐的问题，本技术实施例还提供了一种发射码元相位对齐系统，该系统将串行收发器发射出的iq码元分成两路，一路iq码元信号输入至iq调制器进行iq调制，另一路iq码元信号输入相位采集模块，以采集iq两路码元信号之间的相位信息，根据相位信息进行反馈控制，即根据相位信息判断iq码元的相位是否有偏差和偏差范围，并在iq码元的相位偏差时，相位控制模块根据相位信息调整发射的iq码元相位，以实现iq码元相位对齐。
[0083]
示例性地，参见图4示出的本技术实施例提供发射码元相位调整系统的一种示意框图，该系统包括fpga41、相位采集模块42以及iq调制器43，fpga41包括锁相环411、第一串行收发器412、第二串行收发器414、相位控制模块413逻辑单元415。
[0084]
其中，锁相环411分别与逻辑单元415、第一串行收发器412和第二串行收发器414连接；逻辑单元415分别与第一串行收发器412和第二串行收发器414连接；第一串行收发器412分别与相位采集模块42和iq调制器43连接，第二串行收发器414分别与相位采集模块42和iq调制器43连接；相位采集模块42与相位控制模块413连接，相位控制模块413分别与第一串行收发器412和第二串行收发器414连接。
[0085]
锁相环411用于根据外部时钟信号产生目标时钟信号；逻辑单元415用于根据目标时钟信号产生数字基带码元信号。第一串行收发器412用于在数字基带码元信号和目标时钟信号的作用下串行发射i路模拟基带码元信号；第二串行收发器414用于在数字基带码元信号和目标时钟信号的作用下串行发射q路模拟基带码元信号。
[0086]
也就是说，外部参考时钟信号输入至锁相环411，锁相环411输出倍频的目标时钟信号，该目标时钟信号一路输入至逻辑单元415，一路输入至第一串行收发器412，一路还输入至第二串行收发器414。逻辑单元415获取到目标时钟信号后，向第一串行收发器412和第二串行收发器414输出所产生的数字基带码元信号。
[0087]
换句话说，第一串行收发器412和第二串行收发器414在目标时钟信号和数字基带码元信号的驱动下，分别串行发射出i路模拟基带码元信号和q路模拟基带码元信号。
[0088]
第一串行收发器412和第二串行收发器414可以是高速串行收发器，也可以是低速率的串行收发器，在此不作限定。例如，当应用于高速或超高速通信场景时，第一串行收发器412和第二串行收发器414可以为高速串行收发器，以满足高速或超高速通信场景的通信码率需求，例如为gtx收发器，还可以为gtp、gth和gty等一系列更高速率的串行收发器。此时，第一串行收发器412和第二串行收发器414分别作为第一通道和第二通道，用于传输iq模拟基带码元信号；当应用于低速通信场景时，第一串行收发器412和第二串行收发器414可以是低速率的串行收发器。
[0089]
具体应用中，为了便于相位监测，第一串行收发器412和第二串行收发器414两个通道发射的码元相同。例如，在相位对齐之前，i路模拟基带码元信号和q路模拟基带码元信号均为伪随机二进制序列(pseudo random binary sequence，prbs)码元信号，prbs码元可以保证所发射的码元没有规律，更有利于相位监测。在fpga上电后，iq码元的相位通常是没有对齐的。此时，可以让第一串行收发器412和第二串行收发器414两个通道发射prbs码元信号数据，便于相位监测，进而便于调整iq码元相位。
[0090]
在iq码元相位对齐后，则可以让第一串行收发器412和第二串行收发器414两个通道发射需要发射的业务数据，此时发射的业务数据的相位对齐。
[0091]
相位采集模块42用于根据输入的i路模拟基带码元信号和q路模拟基带码元信号，获得相位信息，即采集i路和q路模拟基带码元信号之间的相位信息。相位信息包括用于表征i路模拟基带码元信号和q路模拟基带码元信号之间的相位是否有偏差的信息，以及偏差范围信息。
[0092]
也就是说，相位采集模块42用于对第一串行收发器412和第二串行收发器414两个通道发射的iq码元信号进行相位监测，以确定iq码元的相位是否存在偏差，相位存在偏差时，偏差范围具体是多少。
[0093]
相位控制模块413用于若根据相位信息，确定i路模拟基带码元信号和q路模拟基带码元信号之间的相位有偏差，则根据相位信息，调整第一串行收发器412和第二串行收发器414内的目标时钟信号的相位，以调整这两个收发器发射的i路模拟基带码元信号和q路模拟基带码元信号之间的相位。
[0094]
具体应用中，相位控制模块413可以根据相位信息确定iq两路的码元信号的相位是否存在偏差，如果存在偏差，则进入相位校准流程。在相位校准流程中，相位控制模块413根据相位信息得到相位偏差范围，再根据相位偏差范围调整收发器内的时钟信号，以调整收发器发射的iq两路的模拟码元信号之间的相位。
[0095]
示例性地，相位控制模块413在确定iq码元不对齐时，则根据相位信息中的相位偏差信息，生成控制信号，并将该控制信号输出至第一串行收发器412和第二串行收发器414。第一串行收发器412和第二串行收发器414根据控制信号，向右或向左调整目标时钟信号的相位，再分别输出相位调整后的i路模拟基带码元信号和q路模拟基带码元信号。其中，控制信号用于指示第一串行收发器412和第二串行收发器414向右或向左调整目标时钟信号的相位，以及相位调整量。
[0096]
在调整iq码元相位之后，第一串行收发器412和第二串行收发器414分别输出相位调整后的i路模拟基带码元信号和q路模拟基带码元信号。此时，再通过相位采集模块进行相位监测，如果监测到iq码元相位还没有对齐，则继续根据相位偏差范围调整串行收发器发射的iq码元相位。也即，相位调整
→
相位监测
→
相位调整，依此循环，直到监测到iq码元的相位对齐。具体应用中，相位控制模块413可以通过控制目标时钟信号的相位，以控制第一串行收发器412和第二串行收发器414两个通道发射的i路和q路的码元之间的相位，进而实现对iq两路码元的相位校准。通过相位校准流程校正iq两路的码元相位后，则可以获得此时的目标时钟信号，该目标时钟信号可以用于后续控制两个串行收发器发射出相位对齐的业务数据。
[0097]
如果iq两路的码元信号的相位不存在相位偏差，相位控制模块413则可以跳出相位校准流程，进入业务数据发送阶段。此时，基于相位校准流程获得的目标时钟信号，产生相应频率和相应相位的数字基带码元信号，并根据所产生的数字基带码元信号和基于相位校准流程获得的目标时钟信号，驱动两个串行收发器分别串行发射出相位对齐的i路和q路的业务数据，并将相位对齐的i路和q路的业务数据输入至iq调制器。
[0098]
可以理解的是，由于串行收发器发射的iq码元分成两路，一路输入至相位采集模块42，用于进行相位监测和相位调整，另一路输入至iq调制器，用于iq调制得到qpsk调制信
号。因此，通过相位监测和相位调整，使得iq两路的码元信号的相位对齐时，则可以使用相位对齐时的目标时钟信号，控制两个串行收发器发射出相位对齐的业务数据，并对相位对齐的两路业务数据进行iq调制，得到发射的qpsk调制信号。
[0099]
iq调制器43用于在i路模拟基带码元信号和q路模拟基带码元信号的相位对齐后，对输入的i路模拟基带码元信号和q路模拟基带码元信号进行iq调制，获得qpsk调制信号。此时，输入的i路模拟基带码元信号和q路模拟基带码元信号可以是指相位对齐发射的业务数据。
[0100]
iq调制器43可以为高速iq调制器，也可以为低速的iq调制器。例如，当应用于高速或超高速通信场景时，则为高速iq调制器。
[0101]
具体应用中，iq调制器43可以基于本地振荡器lo产生的本振信号，对i路模拟基带码元信号和q路模拟基带码元信号进行iq调制，获得qpsk调制信号。
[0102]
可以理解的是，基于相位对齐时的目标时钟信号，控制第一串行收发器412和第二串行收发器414两个通道，发射出相位对齐的i路模拟业务数据和q路模拟业务数据，i路模拟业务数据和q路模拟业务数据输入至iq调制器43。
[0103]
在i路和q路的模拟基带码元信号的相位未对齐时，iq调制器43可以不对输入的i路模拟基带码元信号和q路模拟基带码元信号进行iq调制，而是在相位对齐后，才对输入的i路模拟业务数据和q路模拟业务数据进行iq调制。
[0104]
当然，无论相位是否对齐，iq调制器43也可以一直对输入的iq码元进行iq调制。此时，在相位对齐时，输入的是iq两路的业务数据。由上可见，本技术实施例将iq码元信号输入相位采集模块，以采集iq两路码元信号之间的相位信息，根据相位信息进行反馈控制，调整发射的iq码元相位，以实现iq码元相位对齐。
[0105]
基于上述实施例，在一些实施例中，参见图5示出的本技术实施例提供的发射码元相位调整系统的另一种示意框图，相位采集模块42包括异或鉴相器421和相位采集单元422。
[0106]
异或鉴相器421的一输入端与第一串行收发器412连接，另一输入端与第二收发器414连接；异或鉴相器421的输出端与相位采集单元422的输入端连接，相位采集单元422的输出端与相位控制模块413连接；
[0107]
异或鉴相器421用于将输入的i路模拟基带码元信号和q路模拟基带码元信号进行异或操作，获得异或后的信号；相位采集单元422用于对异或后的信号进行相位采集，得到相位信息。
[0108]
需要指出的是，异或鉴相器421将iq码元进行异或操作后，可以得到异或的真值表，真值表包括异或结果。当异或结果为1时，则表明iq码元之间存在相位偏差。进一步地，根据出现1的脉冲宽度和出现概率，得到iq码元相位偏差的范围。当异或结果为0时，则表明iq码元之间不存在相位偏差。通过异或鉴相器和相位采集单元，可以将异或后的信号转变成fpga能识别的相位信息，进而使得fpga可以根据相位信息确定iq码元是否存在相位偏差，并在存在相位偏差时，进入相位校准流程。
[0109]
示例性地，参见图6示出的本技术实施例提供的发射码元相位调整系统的另一种示意框图，第一串行收发器和第二串行收发器具体为gtx收发器。该系统可以包括fpga61、异或鉴相器62、相位采集单元63、高速iq调制器64以及lo65。其中，fpga61包括锁相环611、
第一gtx收发器612、第二gtx收发器614、逻辑单元615和相位控制模块613。其中，gtx_1和gtx_2分别表示第一gtx收发器和第二gtx收发器，gtx_i和gtx_q表示传输i路和q路的模拟基带码元信号。
[0110]
如图6所示，外部参考时钟输入至锁相环611，逻辑单元615根据锁相环输出的目标时钟信号，产生数字基带码元信号，并输出数字基带码元信号至第一gtx收发器612和第二gtx收发器614。
[0111]
第一gtx收发器612和第二gtx收发器614在目标时钟信号和数字基带码元信号的共同作用下，分别发射出gtx_i和gtx_q。gtx_i和gtx_q表示i路和q路模拟基带码元信号。
[0112]
gtx_i和gtx_q一路输入至高速iq调制器64，另一路输入至异或鉴相器62。异或鉴相器62对输入的iq码元进行异或操作，得到异或后的信号，并输出至相位采集单元63。相位采集单元63对异或后的信号进行相位采集，得到相位信息，并输出至相位控制模块613。相位控制模块613根据相位信息，确定iq码元存在相位偏差时，则通过控制目标时钟信号的相位，进而控制gtx收发器发射出的iq码元信号的相位，以实现相位调整，进而实现iq码元相位对齐。
[0113]
示例性地，参见图7示出的gtx双通道发射码元的相位偏差示意图，以及图8示出的gtx双通道发射码元的相位对齐示意图，图7示出了在gtx收发器上电后，发射出的iq码元的相位存在偏差，经过本技术实施例提供的发射码元调整方案对图7示出的iq码元进行相位对齐后，可以得到如图8所示的iq码元，图8的iq码元信号的相位完全对齐，消除了相位偏差。
[0114]
在介绍完本技术实施例提供的发射码元相位调整系统后，下面介绍应用于该发射码元相位调整系统的方法。关于该系统的介绍请参见上文，在此不再赘述。
[0115]
参见图9示出的本技术实施例提供的发射码元相位调整方法的一种流程示意框图，该方法可以包括以下步骤：
[0116]
步骤s901、锁相环根据外部时钟信号产生目标时钟信号；逻辑单元根据目标时钟信号产生数字基带码元信号。
[0117]
步骤s902、第一串行收发器在数字基带码元信号和目标时钟信号的作用下串行发射i路模拟基带码元信号；第二串行收发器在数字基带码元信号和目标时钟信号的作用下串行发射q路模拟基带码元信号。
[0118]
步骤s903、相位采集模块采集输入的i路模拟基带码元信号和q路模拟基带码元信号之间的相位信息，相位信息包括用于表征i路模拟基带码元信号和q路模拟基带码元信号之间的相位是否有偏差的信息，以及偏差范围信息；
[0119]
步骤s904、相位控制模块若根据相位信息确定i路模拟基带码元信号和q路模拟基带码元信号之间的相位有偏差，则根据相位信息，调整第一串行收发器和第二串行收发器内的目标时钟信号的相位，以调整i路模拟基带码元信号和q路模拟基带码元信号之间的相位；
[0120]
步骤s905、iq调制器在i路模拟基带码元信号和q路模拟基带码元信号的相位对齐后，对输入的i路模拟基带码元信号和q路模拟基带码元信号进行iq调制，获得qpsk调制信号。
[0121]
在一种可能的实现方式中，相位采集模块包括异或鉴相器和相位采集单元；
[0122]
异或鉴相器的一输入端与第一串行收发器连接，另一输入端与第二串行收发器连接；异或鉴相器的输出端与相位采集单元的输入端连接，相位采集单元的输出端与相位控制模块连接。
[0123]
此时，异或鉴相器可以将输入的i路模拟基带码元信号和q路模拟基带码元信号进行异或操作，获得异或后的信号；相位采集单元再对异或后的信号进行相位采集，得到相位信息。
[0124]
在一种可能的实现方式中，i路模拟基带码元信号和q路模拟基带码元信号均为伪随机二进制序列prbs码元信号。
[0125]
在一种可能的实现方式中，第一串行收发器和第二串行收发器为gtx收发器。
[0126]
需要说明的是，方法实施例的相关解释说明可以参见上文系统实施例，在此不再赘述。
[0127]
应当理解的是，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本技术实施例的实施过程构成任何限定。
[0128]
图10为本技术实施例提供的fpga的结构示意图。如图10所示，该实施例的fpga10包括：至少一个逻辑处理单元100(图10中仅示出一个)、存储器101，以及收发器103，存储器101中存储有可在至少一个逻辑处理单元100上运行的计算机程序102，逻辑处理单元100执行计算机程序102时实现上述任意各个方法实施例中的步骤。在一些实施例中，逻辑处理单元100可以包括上文提及的逻辑单元和相位控制模块。收发器103为串行收发器，具体可以包括第一串行收发器和第二串行收发器。还可以包括锁相环。
[0129]
该fpga可包括，但不仅限于，逻辑处理单元100、存储器101。本领域技术人员可以理解，图10仅仅是fpga10的举例，并不构成对fpga10的限定，可以包括比图示更多或更少的部件，或者组合某些部件，或者不同的部件，例如还可以包括输入输出设备、网络接入设备等。
[0130]
本技术实施例中，逻辑处理单元100可以基于锁相环根据外部参考时钟信号产生的目标时钟信号，产生数字基带码元信号；根据数字基带码元信号和目标时钟信号，驱动收发器103发射出i路模拟基带码元信号和q路模拟基带码元信号；获取相位采集模块输入的相位信息，并根据相位信息确定发射的iq码元是否存在相位偏差，在存在相位偏差时，根据相位偏差范围，调整发射的iq码元的相位，以实现iq码元相位对齐。
[0131]
所述存储器101在一些实施例中可以是所述fpga10的内部存储单元，例如fpga10的硬盘或内存。所述存储器101在另一些实施例中也可以是所述fpga10的外部存储设备，例如所述fpga10上配备的插接式硬盘，智能存储卡(smart media card,smc)，安全数字(secure digital,sd)卡，闪存卡(flash card)等。在一实施例中，所述存储器101还可以既包括所述fpga10的内部存储单元也包括外部存储设备。所述存储器101用于存储操作系统、应用程序、引导装载程序(bootloader)、数据以及其他程序等，例如所述计算机程序的程序代码等。所述存储器101还可以用于暂时地存储已经输出或者将要输出的数据。
[0132]
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上
描述的全部或者部分功能。实施例中的各功能单元、模块可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中，上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。另外，各功能单元、模块的具体名称也只是为了便于相互区分，并不用于限制本技术的保护范围。上述系统中单元、模块的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0133]
本技术实施例还提供了一种fpga，该fpga包括：至少一个逻辑处理单元、存储器以及存储在所述存储器中并可在所述至少一个逻辑处理单元上运行的计算机程序，所述逻辑处理单元执行所述计算机程序时实现上述任意各个方法实施例中的步骤。
[0134]
本技术实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被逻辑处理单元执行时实现可实现上述各个方法实施例中的步骤。
[0135]
本技术实施例提供了一种计算机程序产品，当计算机程序产品在fpga上运行时，使得fpga执行时实现可实现上述各个方法实施例中的步骤。
[0136]
所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本技术实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一计算机可读存储介质中，该计算机程序在被逻辑处理单元执行时，可实现上述各个方法实施例的步骤。其中，所述计算机程序包括计算机程序代码，所述计算机程序代码可以为源代码形式、对象代码形式、可执行文件或某些中间形式等。所述计算机可读介质至少可以包括：能够将计算机程序代码携带到拍照装置/终端设备的任何实体或装置、记录介质、计算机存储器、只读存储器(rom，read-only memory)、随机存取存储器(ram，random access memory)、电载波信号、电信信号以及软件分发介质。例如u盘、移动硬盘、磁碟或者光盘等。在某些司法管辖区，根据立法和专利实践，计算机可读介质不可以是电载波信号和电信信号。
[0137]
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
[0138]
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本技术的范围。
[0139]
在本技术所提供的实施例中，应该理解到，所揭露的装置、fpga和方法，可以通过其它的方式实现。例如，以上所描述的装置/fpga实施例仅仅是示意性的，例如，所述模块或单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通讯连接可以是通过一些接口，装置或单元的间接耦合或通讯连接，可以是电性，机械或其它的形式。
[0140]
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个
网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
[0141]
以上所述实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的精神和范围，均应包含在本技术的保护范围之内。