专利名称：数据单元交换机的制作方法
技术领域：
本发明涉及一种用于交换数字数据的交换机，虽然不排除其它的，本发明特别是涉及一种异步传送式交换机。这种交换机下面将称为ATM交换机。
在数字数据传输系统中使用的ATM交换机，用于接收复用的数据流，并分配其进来的数据流到所需要的输出端口。ATM交换机常常用于执行分组交换。在分组交换系统中，每一个进来的数据流包括一个称为信元的序列，例如，每一个信元包括48比特的数据和一个包含控制数据的信元头，从该信元头中能够确定信元的目的地。典型地，对于一个48字节的信元来说，信元头将为5字节长。然而，对于ATM交换机的工作基本原理来说，信元和信元头的长度都不是十分重要的。
由于数据传输的速率和由数字传输系统处理的数字信息量不断地增加，交换数据流的问题变得越来越复杂。
已知道的ATM交换机的基本功能可细分为三个主要部分第一，交换机包括在每一个端口上的一个信元头解码器单元，该单元把进来的电路识别译成出去的电路识别和端口号码。该单元还能够控制利用一个特殊电路来阻止其处理的通信量级的限值，而且，为了避免交换机的过负荷，该交换机能够影响到所承载的其它通信量，因此需要丢掉一些信元。
第二个功能是根据来自信元头解码器单元实际端口的路由信息，把数据单元从输入端口转移到输出端口，这基本上是一个空间的选择路由功能。
第三个功能是统计地复用数据单元，通过选择路由功能，将该数据单元转移到指定的输出端口的通信量数据流上。由于通信量的峰值超过了输出数据流的容量，一些数据单元将需要排队。这种输出复用及排队功能可比拟为同步电路交换中的时间交换机的工作，但是不属于时域中虚电路预定的周期分配。
交换机的现有设计以许多不同方式来实现选择路由和排队功能，这样的选择路由功能或用一种类似于电路交换网的一个空间的选择路由网路，或是可使用总线或环路时域网络来实现。但是，对于大的交换机来说，时间复用总线的单点交换媒介不久就超过了实际的带宽限制。
排队功能还可以几种方法来实现。最直接的方法是在每一个输出端口上有一个特定的先入先出(FIFO)型存储器。实际上，空间的选择路由功能和输出排队单元不能适应同时地从大量的输入端口上转接，而且输出排队反射回到输入端口。在一个空间的选择路由功能中排队是可能的，特别是，在那些使用时域获得其交换操作的地方。
如果不是选择路由功能能够同时地承载所有的交换负荷至一个输出端，那么，解决机制的一些连接形式是需要的，或者是提供一些中间的排队。一般地来说，为了保持信元的序列完整性，ATM交换机仅允许内部选择一个方向的虚电路。类似地，在网络级有一个固定的信元路由。
本发明涉及提供一种数据交换机，该机使用现行可用的技术，能够处理相当大数量的输入数据流。
因此，本发明包括一个异步传送式交换机，该交换机具有多个输入级，每一个输入级用于接收由一系列信元组成的数字数据传输流，一个信元包括数据和一个包含控制数据的信元头，从该信元头中能够确定信元的目的地，有多个中心级连接到输入级，用于接收来自输入级用于通过交换级进行交换的数据;多个输出级，每个输出级连接到中心级，而且，其中对每一个输入级有一个用于传输数据的路由至每一个中心级，而且，从每一个中心级有一个路由至每一个输出级，而且，其中每一个输入级包括一个用于确定那个数据流信元目的地的电路;一个用于分解每一个信元为信元要素和用于分配每一个信元要素选择路由的数据，使它能够经选择路由通过中心级的电路;用于串行存储信元要素的装置;用于请求中心级应答发送一串行信元要素，而且，如果存储的信元要素来自同一信元的话，在一个预定的延迟之后，对同一个目的地地点进一步发请求的装置;用于从中心级接收响应的装置，由于发送请求之间请求目的地的可用性，结果为一个信元要素发送请求的顺序与对前一个信元要素请求的响应是交替进行的;和从确认请求接收来的第二个预定延迟之后，用于发送每一个信元要素至中心级的装置。
为了使本发明更容易地理解，现将用举例方法并参照附图描述实施例，其中
图1是根据本发明的一个交换机一般实施例的示意图。
图2是根据本发明表示一个很简单的ATM交换机的方框图。
图3是表示图2的交换机中流通控制和数据转移顺序的图。
图4是该交换机接收和发送外部级的方框图。
图5是表示ATM交换机工作中定时顺序的定时图。
图6是表示在可得出交换机内如何选择路由数据的定时图。
图7是一个中心级的方框图。
图8是说明中心级周期定时操作的工作图。
图9是图7的详细描述图。
现参照附图的图1，该图表示单个输入端口并与根据本发明构造的ATM交换机的交换机10相关。端口10可连接到一组中心交换器20，随之又连接到输出端口30。输入端口是一组类似的输入端口的一部分。每一个输入端口接收一个数据流，该数据流由一系列的多字节信元组成，每一个信元有一个信元头，从该信元头能够得到信元的目的地。典型的信元为48个八位字节的信息加5个八位字节的信元头。当由一个输入端接收一个信元和它的信元头时，与端口相关的交换机在大量的输出端的范围内按顺序分配信元要素。每一个输入端口10的每一个输出连接到DMR电路。这些电路在该图中没有画出。
基本上，DMR代表分离-混合-再复用，而且DMR电路是一个固定的空间交换设备，该设备有N个输入端，N个时间间隔和N个输出端，并且周期性地工作，以使每个输入到每个输出为1/N的时间，因为DMR级对串行数据流有一个简单的空间交换功能，对交换时间而言，它们不增加任何延迟。
每一个输入DMR电路随之有其N个输出端连接到等数量的不同的中心交换机20上，这些交换机构成ATM交换机的中心级。每一个中心交换机有与每个外部交换机相同数量的输入端，而且DMR电路有多个输出端。它还有相同数量的输出端，其每一个输出端连接到类似于输入DMR电路的DMR电路。实际上，完全的ATM交换机对中心级20是有效地对称的，因为输出的DMR电路的每一个电路依次连接到N个输出交换机和相关的端口上。
在上述描述的格式中，输入交换机、输入DMR电路、中心交换机、输出DMR电路和输出交换机的数量相等。因此，在上述描述的对称类型的ATM交换机中，有X个输入交换机，X个中心交换机，2X个DMR电路和X个输出交换机，X为N的整数倍数。
这种对称安排的结果是，对于一个取决于整个ATM交换机内部参数的周期或触发脉冲来说，每一个输入端口10有一个至中心交换器20所有端口的通道。而且，对于到达输入端口的任何信元来说，接着被分解为信元要素，可使X个路由通过交换机接通所想要的输出端口。
在本发明的实施例中，N＝16，有256个输入端口和256个输出端口。进入的数据流为155Mbit/S，而且，交换机内电路，如像DMR级和中心交换机工作在40Mbit/S的逻辑速率。在该实施例中，是使用两个并行的20Mbit/S数据流获得的。因为DMR级有16个单元周期，这就给出了16个内帧周期，在整个的每16个内帧周期上，256个输入端口10的每一个端口与256个中心交换机的每一个端口接通一段时间，它足以使输入数据流的单个数据单元通过。例如，每一个数据单元可由5字节数据加控制数据组成。
每一个中心交换器20有16个输出端，这16个输出端连接到16个独立的DMR输出电路上。这些输出的DMR电路同输入的DMR电路在结构和工作方面是完全相同的，并且每一个DMR输出电路连接到16个输出端口30上。这样，输入到一个输入端口上的任何数据流中的任何信元有256个路由到达其可能的目的地。同样，毫无疑问，数据单元的顺序总是与到达输入侧相同的次序到达交换机的输出侧。
这种顺序是由于经交换机发送的数据单元经固定中心级延迟的结果，而且是一个重要因素。
图2中所示的实施例是图1所示ATM类型交换机更详细的图。
图2中的输入数据流以40表示，如以上所描述的，有256个数据流，其中示出了两个，即DS1和DS256。每一个数据流供给IS1至IS256中适当的一个输入级。从这些级中数据流扇出到一个中心级41上。中心级包括16个中心超级平面SP1……SP16，其中图中画出了三个。所有中心级超级平面以同样的方式工作。在每个输入级的输入部分上输入的数据信元被分为11个分信元或信元要素，每个分信元包括有40比特的信息加一个4比特的标识符。因为对于一个单个的信元来说，仅需要53个八位字节，有两个备用八位字节可用作内部检验信息。为了允许各级之间流通控制信息的通过，20比特数据加到44比特的信元要素上，用于构成每个分组总长为64比特。
有关数据流的接收和它们的分解为信元要素将在下面更详细地描述。
因为从图2可以看出，每一个输入级IS1……IS256被连接到每一个中心超级平面SP1……SP16，以便每一个超级平面本身接收256个输入。这些输入在16×16旋转器第一阵列或DMR电路43范围内分配，每一个DMR电路43连接到16个中心单元44中的一个单元上。中心单元44的每一个单元依次给出其一个输出至16个输出端或DMR电路45中的单独的一个输出端上。每一个输出DMR电路44给其16个输入端中的一个到256个输出级OS1……OS256中的一个输出级上。如从图2看到，输入和输出数据流速率为155Mbit/S，而且其内部的连系工作在40Mbit/S的逻辑速率上。
现参照附图的图3，总括一下图2所描述的ATM交换机的三级之间流通控制和数据转移的顺序。对每一个信元要素来说，都要对中心交换机发出请求。如果这种响应是确实地，则发送数据。过一些时间，数据发送到输出级。如果响应是否定的，那么输入级将转试另一个中心级。
从上述可以看出，信元要素构成一个特定的信元，该信元将以其正确的顺序到达交换机的外部级。然而，对于信元要素接收器来说，在接收器中它们的接收不存在特定格式也与来自任何其它输入端口的信元无关。
从前面对输入级、中心交换级和输出级的描述也可以看出，当在一个虚拟电路上使用不同的中心级单元来传送信元时，将失去信元序列的完整性。这一点可以用旋转的输入和输出中心级分步读取时间的方法来避免，以便对于任何输入到交换机的信元来说，在中心级有一个固定的存储延迟。不同的输入至输出端口连接的组合将有不同的固定延迟，它是通过所选择路由的函数，在零至整个中心级存取时间的范围之内。
附图的图4表示了一个单个的输入级。输入的数据流包括序列数据信元，正如所定义的。每一个信元有一个相关的信元头，在具有一个合适的线路终端51的输入端口50上接收该数据流。接收的信元传送到信元头变换电路52，该电路在一个合适的微处理机的控制下译出信元的信元头，以便能够确定它们的目的地。
信元头译出电路获取信元的信元头，并用熟知的方法，例如用合适的查表法，得出信元的选择路由信息。信元头译出电路52还产生一个用于在网中向前传输的新的信元头。来自信元头译出电路52的输出加到信元分解电路63，该电路把原始收到的53个八位字节分解为11个数据单元，每个单元有5个八位字节，如像已经所描述的那样，有2个八位字节备用，这种分配是按这样的方法进行的，每个数据单元包含一部分原始信元和信息，该信息能够把数据单元通过交换机传输之后重新组装为一个信元。在线路终端上接收到整个的信元之前，只要信元头被译出，通过交换机的信元要素以至信元的转移就能够开始。
正如已经所提到的，每个信元要素通过交换机有潜在的可用路由的多样性。可是，当交换机实际地处理负荷时，一些路由将不可避免地由来自其它输入级的数据的信元要素所占据。为了能够确定通过交换机的路由，由信元分解电路63产生的数据单元发送到一个数据或信元要素排队器54上。该要素排队器54存储并行连发的信元要素并且连接到16个并行要素发送器电路55上。要素发送器55并行地工作，并且每一个具有64Kbit的工作周期。如像下面所描述的，工作的周期分级为每步4比特。
要素发送器55在路径寻找器控制电路56的控制下工作，该电路检查由每个信元要素带载的选择路由信息并为每个信元要素排队器中存储的多个数据要素向中心交换器发送请求。在该实施例中，个数为2，并且由于前面进来数据流的“扇出”，在信元要素排队器中任何两个相邻信元要素当然地几乎是来自不同的数据信元。显然，单个信元的数据要素将是有顺序的，但是对于不同的目的地的信元要素来说，不存在特定的次序。
路径寻找控制电路的工作最好参看图5和6。图5示出路径寻找控制电路基本的工作概念。
这样，路径寻找控制电路56向中心级发送一串相间隔的请求，每一请求对应用于要素排队器中一个信元要素的触发脉冲。这些请求表示为101、102和103。101是对应标为2的用于触发脉冲的一个请求。在104中路径寻找控制电路56对前面的请求发送信元要素，并且接收标为触发脉冲1的地址。如果要素排队器不再有数据，则它将发送一个无数据指示到控制级。请求101、102、103被分开，为将从中心级接收的数据提供时间，证实前面的请求。因此，对于一个特别触发脉冲的请求和响应的顺序是与相对其它触发脉冲的类似顺序相交替的。
图6A和B表示更详细的请求。在图6A中，开头“请求”部分包含两个8比特的地址AD1，AD2，作为图5中所示的触发脉冲2，加一些控制信息ST(4比特)。在以下的64比特间隙内，对于前面的请求触发脉冲的数据发送出去，并且为触发脉冲3发送请求。接下去是端口号码和一个信元要素被发送到地址AD1或AD2，以响应从中心级来的数据，该数据是在标志请求地址中一个请求地址处于可用状态时的间隙内接收到的。
图6B表示中心级的响应。这样，“ANS”是对一个请求的回答，“ADR”是表示一部分来到，所谓的“部分”是信元要素的部分个数，标注为118的区域对应于由信元分解电路形成的原始的信元要素，而且区域119包含10个备用比特。
有关的输入级等于输出级的数目。一个这样的输出级也示于图4。这样，每一个输出级有16个要素接收器200，每个要素接收器对应于输入级的要素发送器中的一个。每一个要素接收器连接到一个电路201上，该电路检查接收的要素，提取它们的地址，并产生一个相关的控制信息，在信元重组电路203中重组信元要素。重组的信元首先供给一个信元FIFO电路204，并且然后提供给用于前向传输的线路传输电路205上。
中心级示于图7，通过中心级信元要素被存储起来。该中心级包括一个输入DMR电路300和16个接收器电路301，16个发送器电路302，一个缓冲器303，用于在每个输出级中存储一个分信元或信元要素，一个电路304用于回答由输入级和输出DMR电路305发出的空位问题。
在刚刚描述的交换机的结构中，有可能所有超级平面互相同相工作。但是，这将需要输入排队装置能同时地向所有16个超级平面发射信息流控制疑问消息。超级平面之间以逻辑速率40Mbit/S以4比特周期逐渐地交错定时平滑地工作。在超级平面内在中心单元可能会出现类似的定时不一致。在DMR电路之间的定时中设置一个4比特交错装置来使这一点得以避免。每一个DMR装置用于对其16个输入端和输出端之间进行对准。由于中心单元的每一个单元端接到DMR来的一条线路上，故在输入端上将具有一4比特交错装置。在输出侧的DMR的装置中将有一个镜像反射的这种交错。
缓冲的中心级的定时原理示于图8，该图不是一个实际的图，而只是一个逻辑图，图8可用如下的方法来说明
对于一个输出端口来说，例如OP241，它被指定为中心级中的存储器，它像一个大的旋转缓存器经常地馈送给它信元要素。当一个信元要素到达输入端口，例如IP197时，它将适合于下一个中心缓冲器的可用空间，如像一个轮子的旋转。当缓存器消失了过去的输出时，信元被取出，并对那个端口参加输出排队。中心缓存器比所需要的旋转要快，以便在容量高峰时得到的路由能保持输入排队规模小，通过输出端口缓冲的中心级对于一个特定的输出端口称作“水轮”方式。可以简单地看出，为什么一个信元取一个固定的时间以从输入到输出，像个“轮”的旋转。
图8试图说明在“涡轮”模式图上的整个中心级周期定时工作原理。“涡轮”的每一层表示通到超级平面上的中心单元，如图9所示它们可以认为是在其右边的微型“水轮”。逐次各层由“水轮”的小旋转表示4比特的交错装置。
再参照图4，正如上面已经描述的，当接收信元时，先译出信元头，然后把分解的信元要素放置在输入端排队。每4个时钟周期或0.1微秒，借助一个中心交换单元，64比特通信触发脉冲将开始。正如所讨论的，控制器发送两个地址和一些状态信息至中心级单元，在20比特的控制数字段内。地址信息给中心单元中的控制器指出输出端口的目的地，为此，有一些分信元排队转移。如图7所示的中心级，将指示出所要求的那一个地址上有空位置。输出端口缓存器将自动地作备用，以作为返回一个确定认可信息至输入控制器的过程的一部分。当由输入级接收一个认可响应时，它就发送用于请求地址的下一个排队的分信元，除识别信息以外，它是信元的一部分。当分信元达到中心级时，它就被存储起来，一直到它能被转移到合适的输出级为止。这时，中心单元控制器将输出端口缓存器释放，以备进一步的应用。
为了允许从一级到下一级通过信息的实时延迟和允许执行合适的处理，必须在发送分信元数据之前使输入级发出请求。为了避免浪费级内数据转移能力，请求信息在图5和6所示内容之前的时期内发送一个触发脉冲。这就产生用于发送数据的64比特响应时间。但是，输入级控制器能够在较短的换向时间内工作，用于确定到其它中心级单元的请求，因为响应在约16比特期间内返回。
因为从中心级至输出级不需要流量控制消息，有备用可用带宽，它用于对输入级请求消息回馈响应。这就需要在输入和输出级单元之间建立关系，该关系自然地出现在交换机处理的双工连接上。
原则上，一个输入级可有为许多输出端口而排队的信元，而且理想地将需要向中心单元发送多于两个的地址。发送多个地址可能出现多个带宽，用于转移到中心级，并可降低整个系统的效率。从模仿模式已经知道，每个转移触发脉冲有两个地址给出最好的整体性能。具有充满随机信息量于适度负荷的一个地址只能够引起勉强够格的改进，但是用某些形式的猝发通信则导致性能变坏。
刚刚描述的设计比以前的各种提案有许多优点，进来的数据信元分解为信元要素允许最小延迟变化和全部丢失，而且，实际上延迟变化接近于理想的情况。交换机工作如像理论上的理想的交换机，但也有一些小的附加延迟，然而，这些延迟是固定的。此外，交换不需要内部预指定信元路由。
如像所描述的，根据这种交换经验，仅实时延迟的可变性在以ATM用作复用结构中时是固有的。而且这种交换机的延迟性能与许多其它设计相比较是非常好的。虽然它们在低负荷时有较少的延迟，但在高负荷时，由于交换级之间它们的内部排队，产生较大的延迟。
仅当输出排队溢出时，会碰到信元丢失，根据满足延迟和丢失特性所要求的性能，可选取这种排队。虽然在输入排队时出现丢失从技术上看是可能的，但这种情况是非常不大可能发生的。
也许交换机的最大优点是在输出端口过负荷期间的工作。指定为其它输出端口的没有过负荷的通信量仍能由具有对延迟影响最小的交换机来承载。
交换机易于保持同步内操作，因为它消除了在时域上的不可靠性。
由设计产生的延迟变化和信元丢失达到理论上的最小值。在这方面，同步的ATM交换机相当于一个单级交换机。
权利要求
1.一种异步传送式交换机，具有多个输入级(IS1……ISN)，每个输入级用于接收由串行信元构成的数字数据传输流(DS1……256)，一个信元包括数据和一个信元头，信元头包括能确定信元目的地的控制数据，多个中心级(41)，连接到输入级，用于接收来自输入级通过交换机进行交换的数据，多个输出级(OS1……OSN)，每个输出级连接到中心级，而且，其中对每一个输入级有一个用于传输数据的到每一个中心级的路由，而且从每一个中心级有一个路由到每一个输出级，而且其中每一个输入级包括一个用于确定那个数据流信元目的地的电路(52)，其特征在于，交换机包括一个电路(63)，用于分解每个信元为信元要素和用于分配每一个信元要素选择路由的数据，使它能经由选择路由通过中心级，用于存储串行信元要素的装置(54)；用于请求从中心级应答发送一串行信元要素并经过预定的延迟后，并且如果存储的信元要素都是来自同一信元，则进一步请求相同目的地地点的装置(56)；用于从中心级接收响应的装置(56)，由于发送请求之间请求目的地的可用性，结果对一个信元要素发送请求的顺序与对前一个信元要素请求的响应是交替进行的；以及从确认请求的接收来的第二个预定的延迟之后，用于发送每个信元要素至中心级的装置。
2.根据权利要求1所述的交换机，其特征在于用于存储信元要素的装置(54)包括多个要素排队装置，控制其并行连续的信元要素的存储，每一个上述的要素排队装置连接到多个并行要素发送器电路(55)上，要素发送器电路在一个路径寻找器控制电路(56)的控制下工作，该电路检查由每个信元要素携带的寻找路由信息并为存储在每个信元要素排队装置中的大量数据单元向中心交换机发送请求。
3.根据权利要求2所述的交换机，其特征在于每一个路径寻找器控制电路(56)发送一串行间隔的请求至中心线，每一个请求是作为要素排队装置中一个要素的一个触发脉冲。
4.根据权利要求3所述的交换机，其特征还在于为了维持通过交换机的信元序列的完整性，输入和输出中心级的存取时间是步进旋转的，以便使输入到交换机任何信元在中心级中有一个固定的存储延迟。
全文摘要
本发明涉及一种异步传送式交换机，它有多个输入级(IS1……ISN)，每个输入级用于接收由一串行信元构成的数字数据传输流(DS1……256)，其中交换机的每一个输入级包括一个用于确定那个数据流信元目的地的电路(52)，并且一个电路(63)用于分解每个信元为信元要素并用于分配每个信元要素选择路由的数据，使它能经由选择的路由通过中心级。
文档编号H04L12/56GK1056968SQ9110346
公开日1991年12月11日 申请日期1991年5月25日 优先权日1990年5月25日
发明者理查德·J·普罗格特, 托马斯·S·马登, 马克·T·杰弗里, 阿历山大·S·菲利普 申请人:Gec-普列斯长途电讯有限公司