专利名称：具有直接存贮器存取控制器的业务交换点的制作方法
技术领域：
本发明涉及了具有直接存贮器存取控制器用于在数据存储器和输入/输出设备之间控制数据转移的业务交换点。
例如，用来处理数字数据流的业务交换点已用于PCM30系统中。当用户的设备经过一个称为DSV2连接线路连接到业务交换点时，可产生每秒2.048兆比的数据传送率。数据流被分成连续的帧，其具有各自32个时隙，顺序信号从0到31。每个时隙包括八位。时隙1到15和17到31分别对应一个话音信道。时隙0传送消息和同步比特。时隙，16传送信令信道的各个八个数据比特，信令信道用于传送交换信息(信令信息)。各个时隙16的八个比特包含两个话音信道的交换信息。16个连续帧的时隙16传送待交换的(IKI50信号)全部30个话音信道的交换信息。
为了尽可能地交换按每秒2.048兆比特数据流的输入或输出，至少16个连续帧的信号信道(时隙6)的数据比特需要在数据存贮器中缓冲。数据存贮器有一个输入输出的数据流都可以存放的可预定的存贮区。输入的数据流是由输入设备从信令信道的数据比特接收的，从该输入设备信令信道的数据比特转移到一个数据总线上的数据存贮器。而且，信令数据存贮在数据存贮器中，意味着输出数据流被转移到数据总线上的输出设备。
众所周知，使用直接存储器存取控制器DMA来控制输入/输出设备和一个数据存贮器之间的数据转移，是不会增加处理器的任务负担的。在数据转移期间，处理器可以执行另外的内部处理功能。由美国专利5251303号可知在数字计算机中连接一个直接存贮器存取控制器(DMA)用于控制输入/输出设备和一具数据存贮器之间的数据转移。直接存贮器存取控制器用来产生地址(指针)，用于对数据存贮器的各个存贮区进行寻址，待转移的数据由这里写入或从这里读出。
在开始数据转移之前，直接存贮器存取控制器被初始化。在初始化时，一个作为源地址的地址寄存器和一个作为目的地址的地址寄存器都置于直接存贮器控制器的各自通道的开始地址，与此同时，提供数据转移的一个信道的各自方向。源地址寻址数据源，目的地址寻址数据接收器。而且，在直接存贮器存取控制器初始化时，在一个数据通信周期内，要确认待转移的数据的字节数。一个数据字节数转移时，直接存贮器存取控制器的计数器增加或减少。对应于在初始化时预定的待转移的数据字节数，如果增加或减少数目(及因此，分别计数)为了继续数据转移，需要对直接存贮器存取控制器重新初始化。
如上所述，在以每秒2.048兆比的传输率的处理数据流的一个业务交换点中，信令信道的连续时隙16具有各个125微秒的宽度，在数据存贮器的存贮区的最后存贮器单元已被读/写后，这里的数据和信号、输入或输出的数据流的时隙16都分别地进行缓冲，直接存贮器存取控制器的初始化在125微秒以内完成。直接存贮器存取控制器的初始化是由处理器辅助完成的，处理器的主要任务是处理数据存贮器中的信令的数据贮存。在高速数据传输率的情况下，处理器在这样短的时间段内完成直接存贮器存取控制器的初始化，就没有足够的时间用来完成另外的任务，尤其是对信令数据的处理。
因此，本发明的一个目的是用简单方法但可以得到尽可能高的转移率的数据转移，其方法是在由直接存贮器存取控制器的开放段中确定典型的业务交换点。
为了达到这个目的，直接存贮器存取控制器提供所生成的地址的第一部分，发生器周期性提供所生成的地址的第二部分。
由直接存贮器存取控制器生成的地址的第一部分确定数据存贮器内的待寻址的存贮器区域的相关位置。地址的第二部分是用待寻址的存贮器区的单独存贮单元来确定，所需要的存贮区不必要是相邻的。对于生成地址的第二部分来说，发生器的作用像一个计数器，用以取代了直接存贮器存取控制器的计数功能。由于发生器周期性地生成地址的第二部分，即在存贮区的全部地址已能寻址后，自动改变到它的初始状态，直接存贮器存取控制器的周期性初始化可以忽略，即初始化仅需一次。
本发明的一个实施例由一个取决于直接存贮器存取控制器的状态的交换设备组成，在第一次交换状态期间，该设备带有一个明确的地址线数的连接面，其作用是给数据存贮器供给地址比特，及包括在一个处理器内的控制单元的输出的地址数，在第二个交换状态期间，连接的这些地址线相应于生成第二地址部分的发生器输出的数。
在交换设备的第一个交换状态期间，直接存贮器存取控制器有一个＂非现役＂状态，例如，处理器可通过地址线来存取地址总线，并且执行控制功能。在第二个交换状态期间，直接存贮器存取控制器有一个＂现役＂状态。现在控制器用于在输入/输出设备和数据存贮器之间控制数据的转移。在这种状态下，处理器不能对这些转移的数据的控制功能加载，此时，可执行一些其他功能，例如计算，但是不能存取地址总线和数据总线。交换设备的操作好像连动开关那样很容易实现。它可以这样进行安装，例如，像芯片上的集成电路一样。
在本发明的另一个实施例中，在数据转移的两次定向的第一个的数据存贮器和输入/输出设备之间，在数据转移期间，发生器输出产生的地址比特的一个确定数被连接到各自的一个地址线。在数据转移的第二次定向中，发生器的至少一个是不连接于一个地址线的。
用这种方式，数据存贮器的不同大小的存贮区，即具有不同的存贮器单元数，对于数据转移的两次定向是可以进行寻址的。例如，如果这个发生器输出的数据转移的第一次定向所连接的地址线与数据转移的第二次定向所连接的地址线相同，两次使用同样的可寻址存贮器单元即数据转换的第一次定向寻址与数据转移的第二次定向寻址相同。这是很容易理解的，根据数据转移的方向，象所驱动的连动开关那样来排列交换设备的单独开关的其中之一，而不用考虑交换设备的另一个单独开关，因此，在数据转换的第一次定向中，连接发生器输出的其中一个到一个地址线。在数据转移的第二次定向中，这个发生器输出不连接于地址线，相应地类似于交换设备的第三交换状态。数据转移的各个定向特别地具有一个直接存贮器存贮控制器的独立信道。在这种情况下，由直接存贮器存取控制器产生的第一地址部分包含各个信道的地址比特的一个不同数，对数据转移的每次定向来说，地址比特是固定的。
本发明还涉及了由一个直接存贮器存取控制器(DMA)组成的电路排列，DMA用于控制数据存贮器和另外的功能单元间的数据转移。电路排列其特征在于，直接存贮器存取控制器(DMA)具有产生地址的第一部分以及发生器具有周期性产生该地址的第二部分。
本发明不限于交换设备。当没有足够的时间用于控制器的初始化时，通常可通过直接存贮器存取控制器来进行数据转移。在数据存贮器和一个输入/输出设备间，数据转移是很有效的，而且，例如在两个数据存贮器之间也是很有效的。
本发明的这些以及其他方面将参考后面所描述实施例的说明中明显看出。
如图示
图1说明一个交换设备，图2说明在图1中交换设备的一个外围模块，图3说明待处理的一个数据流的帧结构，以及图4A和图4B说明用于输入或输出数据流的信令数据的两个存贮区。
图1说明了具有连接在PCM30数据传输网络中的一个数字式交换设备1。它由一个中心控制单元2、一个交换网络3和一个外围模块4组成。中心控制单元2用来控制和监视交换设备1的所有功能单元。外围模块4经过一个DSV2连接线连接到一个专用的分支交换器5上，另一方面，也可以连接不同的交换器来替代专用的分支交换器。在数据转移的两次定向操作中，当以每秒2.048兆比的速率转移时，数据可以在外围模块4和专用分支交换器5之间转移。另外经过一些外围模块(未示出)可以连接到一些专用分支交换器、用户终端，而且还可以连接到业务交换点1的长途交换局。在目前情况下，所给出的业务交换点1是作为一个逻辑交换中心。
图2表明了外围模块4的基本结构。由于要接收每秒2.048兆比转移速率的串行数据流，它由作为一个输入部分的串行-并行变换器6组成。数据流被分成通过32个时隙TS0至TS31各个形成的连续的帧。数据流的帧结构如图3中所示。所说明的帧n是这样表示的，即由前一个帧n－1的结束和下一个帧n＋1开始处之间所示的。每个帧的时隙TS0到TS31包含各自的八个数据比特，即一个字节。在各个帧的一个时隙中被指定一个通讯信道。时隙TS1至TS15和时隙TS17至TS31包含30个话音信道的数据比特。时隙TS0较为个别，它包含有消息和同步比特。时隙TS16由被转移的数字交换信息的指定为信令能道。一个帧具有至少125微秒的32个时隙，因此从两个相邻的帧到归属于相同信道(例如，两个相邻的时隙TS16)的两个时隙是125微秒的间隔。
串行-并行交换器6的输出边连接到双向数据总线7的8位数据上，该总线有共计16根数据线。如图2中所示，一个总线的根数是由并行转移比(在数据总线7上是16比特)的数来指示的。功能块8经过控制线9供到串行-并行变换器6上，这根控制线9具有频率为2.048MHz的时钟信号，用于和输入的数据流的单独的数据比特进行同步，功能块8经过具有频率为8KHz(125微秒的可逆值)的时钟信号的控制线10来和输入的数据流的时隙TS16进行同步。
数据总线7还和数据存贮器(RAM)11和控制单元12连接着。数据总线7的8根数据线与串行-并行变换器6连接着，此外还和并行-串行变换器13连接着。这个并行-串行变换器13把具有8KHz和2.048MHz频率的时钟信号供给两根控制线14和15，这两个时钟信号分别用来同步时隙16或同步输出数据流的单独数据比特。并行-串行变换器13的输出连接于一个多路复用器16，其经过控制线14与8KHz时钟信号相连接，并且把时隙TS16的数据比特插入到由时隙TS0到TS31所形成的输出数据流中。
在目前情况下，控制单元12是由Inter(被Inter称为微处理器)制造的一个80C186微控制器。在这种微控制器中，数据字长由16比特组成，它田20比特名址进行寻址。控制单元12还有一个除处理器(CPU)17之外的直接存贮器存取控制器(DMA)18。功能块8供给一个控制信号DRQ0和一个控制信号DRQ1到控制单元12。直接存贮器存取控制器18响应这些控制信号激活。控制信号DRQ0控制直接存贮器存取控制器18的第一信道，以及控制信号DRQ1控制直接存贮器存取控制器18的第二信道。两个信道独立操作。
数据存贮器11与由传输20比特地址的地址总线相连接以用于寻址，因此20比特地址就有二十根地址线。控制单元12输出二十比特地址中的十五比特，现表明的地址位a0，a6，a7，……，a19(一个地址的第一部分)与地址总线19的十五个相应地址线相连接。最小有效位是a0，最大有效位是a19。地址总线19的剩余五根地址线被连接于交换设备20的五个输出上，交换设备20排列成由五个单独开关构成的一个连动开关那样。这个连动开关由仍待说明的三个不同交换状态中的控制单元12来控制。
在交换设备20的第一个交换状态中，直接存贮器存取控制器18是非激活的，处理器17用来输出一个名址的全部二十地址比特a0到a19。控制单元12的五个地址输出21，其供给着五个地址比特a1′，……a5′，利用交换设备20把五个地址比特交换到地址总线19的五根地址线上。然后保持a1＝a1′，a2＝a2′…，a5＝a5′在交换设备20的第二个交换状态中，一个5位的双计数器22(发生器)的五个输出用于产生五个计数器比特a1＂，…，a5＂，其被交换到交换设备20的五个输出上，并因此相应地连接到地址总线19的各地址线上。计数器22经地由功能块8产生的时钟信号以及控制线10上的8KHz频率与输入数据流的时隙TS16同步，结果由于8个信令已经被转移一次，对于各个输入的时隙TS 16的计数在数据存贮器11(第一方向的数据转移)中加1。在这个交换状态里，地址比特a1，…，a5(地址的第二部分)等于由计数器22产生的地址比特a1＂，…，a5＂。然后保持a1＝a1＂，a2＝a2＂…，a5＝a5＂在这个交换状态中，直接存贮器存取控制器的第一信道是激活的，这个信道控制着输入数据流的时隙TS16的数据比特的转移，所输入数据流来自串行-并行交换器6(输入单元)并送入数据存贮器11的第一存贮区内，当直接存贮器存取控制器指出把一个写信号供给到控制总线(未示出)和一个写/读控制线时，在地址总线(目的地地址寻址数据存贮器11的第一存贮区)可采用目的地地址。在这种情况下，处理器17不给控制单元12的数据或地址输出提供数据或地址比特。地址比特a0，a6，a7，…，a19是由激活的直接存贮器存取控制器18的第一信道产生的。这些地址比特是常量。它们在直接存贮器存取控制器18的仅一次的初始化期间被确定下来，这里，第一信道的目的地地址已进行了初始化。在初始化期间，还有要确定直接存贮器存取控制器的第一信道的源地址，因此，串行-并行变换器6的地址不变化。
这时，直接存贮器存取控制器18的第二信道是激活的，交换设备20送出一个第三交换状态，对于输出数据流的时隙TS16来说，数据比特从数据存贮器11的第二存贮区转移至并行-串行交换器13，直接存贮器存取器控制发出一个读信号给控制总线(未示出)的写/读控制线来表示在地址总线上可采用源地址(寻址数据存贮器11的第二存贮区)。目前，第二存贮区仅为第一存贮区的存贮单元的一半。在这个交换状态下，计数器22的五个输出中仅有四个经过交换设备20产生相应于地址总线19的多个地址线的有效通讯路径。因此，由交换设备20供给的第一个四地址的比特应是a1＝a1＂，…，a4＝a4＂.
由交换设备20产生的第五个地址比特a5不是由计数器22生成的，而是由控制单元12输出的地址，因此所产生的地址比特a5′是由直接存贮器存取控制器18的第二信道产生的。这里a5＝a5′地址比特a0，a6，a7，…，a19类似于第二交换状态的情况下，也是由直接存贮器存取控制器18的第二信道产生的。当直接存贮器存取控制器18的第二信道被初始化时，源地址也初始化，地址比特a5同时被确定下来，并且还是个常量。当第二信道被初始化时，作为直接存贮器存取控制器18的第二信道的目的地地址附带着被确定下来，因此，不改变并行-串行变换器13的地址。
根据以上所描述的交换设备20的三个交换状态，交换设备20的外围模块4的三个起动状态将在下面给予分别介绍。在第一个起动状态，其中交换设备20采用第一交换状态，直接存贮器存取控制器18是非激活的。然后，处理器17用于把地址比特a0，a1，…，a19供给到地址总线19。因此，经过数据总线7借助于处理器17数据被转移或接收。在第二或第三起动状态，其相当于交换设备20的第二或第三个交换状态，直接存贮器存取控制器18是激活的。控制器18或是在数据存贮器11(第一方向的数据转移)的第一存贮区中从串行-并行变换器6所接收的周期性发生的时隙TS16的数据比特写下来，或是从数据存贮器11的第二存贮区中读出数据比特，在由多路复用器16(第二方向的数据转移)产生的一个输出数据流的时隙TS16中，插入这些数据，经过并行-串行变换器13和多路复用器16来共同作为一个输出单元。在数据存贮器11中所写的时隙TS16的数据比特是由直接存贮器存取控制器18的第一信道来控制的。对于输出的时隙TS16来讲，从第二存贮区读出的数据是受直接存贮器存取控制器18的第二信道的影响的。因此，直接存贮器存取控制器18用于从串行-并行变换器6转移数据，进行操作后作为一个输入单元送至数据存贮器11，并且用于从数据存贮器11至一个输出单元转移数据，在目前情况下，是由并行-串行变换器13和多路变用器16形成了一个输出单元。
并行-串行变换器13所产生的数据比特是由并行-串行变换器13的数据总线7的八位数据线以并行方式供给的，这些数据比特从数据存贮器11的第二存贮区中读出的，串行数据比特是在输出数据流的时隙TS16中用多路复用器16插入的。其余的时隙TS0到TS15和TS17到TS21的数据比特被供到交换网络3的多路变用器16。
图4A和图4B说明了数据存贮器11的第一和第二存贮区。可寻址的存贮器元件能够存贮由16个比特组成的数据字长。在本实施例中，时隙TS16仅含8比特，它仅占写入存贮器元件位置的一半。剩余的八个位置留空，而且可以用于测试工作或尽可能地用于每秒2.048兆比的数据流。事实上，在图2所说明的数据存贮器11的第一和第二存贮区存贮元件的位置数目仅有一半被用上，一方面，串行-并行变换器6的输出，另一方面，并行-串行变换器13的输入被连接到数据总线7的仅八根数据线上。
如图4A所示，数据存贮器11的第一存贮区包含32存贮单元由地址a0，a1，…，a31进行寻址。按下述方式产生ZO比特地址a0到a31，当存取直接存贮器存取控制器的第一信道时，或是从串行-并行变换器6到数据存贮器11转移时隙TS16的信令比特时由直接存贮器存取控制器18产生固定的地址比特a0，a6，a7，…，a19(一个地址的第一部分)并且确定数据存贮器11中第一存贮区的相对位置。地址比特a1到a5(地址的第二部分)是采用计数器输出端的计数位a1＂到a5＂。对于地址a0，计数器输出比特a＂到a5＂都是零。对于8KHz时钟信号的脉冲是由功能块8产生的，时钟信号可用在控制线10上，并被供到计数器控制输入，计数器22增加它的计数，致使在地址A31处，计数器输出比特a1＂到a5＂都等于1。在下一个脉冲到来时，计数器输出比特a1＂到a5＂自动恢复到0，结果使地址a0可再次在地址总线上使用。计数器22经过8KHz时钟信号与输入数据流的时隙TS16同步。计数器22周期地产生地址比特a1到a5，并且取代了直接存贮器存取控制器18的第一信道的计数功能，然后使其仅在待处理的数据流开始之前进行初始化时起作用。在第一信道的一个通讯周期内，被转移的数据字节数目被预置到″1″。从地址a31返回到地址a0在多数情况下，发生在125微秒内，即在两个连续的时隙TS16之间的一个时期周期内。在这样非常短的时间周期内，将需要处理器17返回对直接存贮器存取控制器18进行再次初始化，在这些125μs期间内，处理器在帮助重新初始化方面能起到作用，但没有足够时间来完成它的原来任务(特别是正在处理数据信令时)。
第一存贮区具有三十二个连续时隙TS16的数据比特贮存能力，这样，当数据已经存入带有地址A0到A15的存贮器单元时，对于带有地址A16到A31的存贮单元的数据比特可以进行另外的处理。当数据被存入在地址A16到A31的存贮器单元时，可对于有地址A0到A15的存贮器单元的数据比特进行另外的处理。
图4B说明了第二个存贮区，由输出数据流的时隙TS16读出(第二方向的数据转移)数据比特，对于具有十六个存贮器单元来讲是足够用了，因为这些数据比特直接地插入到输出数据流中，而不做另外的处理。对于可寻址的十六个存贮器单元来说，计数器比特a5＂(计数器比特的最高位)不是由计数器22产生的，而是由直接存贮器存取控制器18(第二信道)设置成的一个常量值，正像其余的地址比特a0，a6，a7，…，a19。
从图4A和4B的存贮器单元a0到a31或是a0到a15来看，其仅对偶地址可进行寻址，这是因为存贮器单元由二个字节组成，即整个为十六比特。基于这个原因，在直接存贮器存取控制器18存取两个信道之一时，计数器22不产生最低比特a0，而是由直接存贮器存取控制器18固定地设置到零。
权利要求
1.具有直接存贮器存取控制器(DMA，18)的业务交换点，用于控制在数据存贮器(11)和输入/输出设备(6，13，16)之间的数据转移，其特征在于直接存贮器存取控制器(DMA，18)提供生成地址(a0，…，a19)的第一部分(a0，a6，a7，…，a19)和在于发生器(22)提供周期性地发生地址(a0，…a19)的第二部分(a1，…，a5)。
2.按照权利要求1所述的业务交换点，其特征在于取决于直接存贮器存取控制器(DMA，18)状态，交换设备(20)提供在第一交换状态期间，用于连接一定数目地址线的，用来对应于包括处理器(CPU，17)的控制单元(12)的输出(a1′…，a5′)的数目供给至数据存贮的器地址比特，以及在第二交换状态期间，使这些地址线连接到相应的发生器输出(a1＂，…，a5＂)的数目以便产生地址的第二部分(a1，…a5)。
3.按照权利要求1或2所述的业务交换点，其特征在于，在数据转移的两个方向中的一个中，在数据存贮器(11)和输入/输出设备(6，13，16)之间的数据转移期间，发生器输出(a1＂，…a5＂)所产生的地址比特的一定数目连接于各自的一个地址线上，以及还在于在数据转移的第二个方向上这些发生器输出(a5＂)的至少一个不与地址线相连接。
4.组成在数据存贮器(11)和另一个功能单元(6，13)之间控制数据转移的直接存贮器存取控制器(DMA，18)的电路安排，其特征在于，直接存贮器存取控制器(DMA，18)，提供产生地址(a0，…a19)的第一部分(a0，a6，a7，…，a19)和在于发生器(22)提供周期性产生地址(a0，…，a19)的第二部分。
全文摘要
本发明涉及了具有直接存贮器存取控制器(DMA，18)的业务交换点，其用于在数据存贮器(11)和输入/输出设备之间控制数据转移。这个申请提供了用于产生地址第一部分(a0，a6，a7，…a19)的直接存贮器存取控制器(DMA，18)以及用于周期性产生地址的第二部分(a1，…a5)的发生器(22)。当一个用户设备通过DSV
文档编号H04Q3/72GK1124426SQ95115008
公开日1996年6月12日 申请日期1995年7月5日 优先权日1994年7月5日
发明者R·黑默特, C·菲舍尔 申请人:菲利浦电子有限公司