专利名称：视频信号处理装置及其方法
技术领域：
本发明涉及用于在数字数字视频磁带记录器之类的装置中抑制在变速再现期内所产生闪烁的技术。
数字视频磁带记录器(后称数字VTR)已被提议用于记录和/或再现那些使用了模-数转换并随即被压缩的视频信号。图22示出此种数字VTR的例子。
如图22所示，数字TVR 99一般包括模拟-数字(A-D)转换器1-3、数据块混洗电路4、图象压缩编码器5、误差校正码加法器6、调制器7、解调器13、误差校正器14、图象压缩解码器15、解数据块混洗电路16以及数字-模拟(D-A)转换器17-19。下面将首先描述该数字VTR 99的记录模式，随后描述其再现模式。
在记录模式中，包括亮度信号Y、色差信号(B-Y)和(R-Y)的模拟成分的视频信号分别送到A-D转换器1-3以便转换成送到数据块混洗电路4的数字信号。在一个有效区域中，该数据块混洗电路4以这种被转换的数字输出信号接收图象数据。(例如，在NTSC即525/60制式中的有效区域或有效扫描期是第一场中的第23H行到第262H行的240行，第二场中的第285H行到524H行的240行。另一方面，在PAL即625/50制式中的有效区域或有效扫描期是第一场中的第23H行到第310H行和第二场中的第288H行到335H行的288行)。图23中示出了针对526/60制式中的有效区域中的扫描行及其图象平面之间的相互关系。数据块混洗电路4把收到的场单元(隔行)成分图象的数据转换成帧单元(非隔行)时分图象数据，这些数据可被混洗以增强数据的压缩效率。随后，这些图象数据被送到图象压缩编码器5。
通过离散余弦变换(DCT)和可变长度编码，图象压缩编码器5对从数据块混洗电路4接收的图象数据进行压缩。这种被压缩的数据被送到误差校正码加法器6，在该加法器中将误差校正码加到被压缩的数据。这种误差校正码在再现期间可被用于对产生的误差进行校正。从误差校正码加法器6输出的数据信号被送到调制器7，根据预定的记录调制，该调制器7对所收的数据作处理。经一记录放大器8，来自调制器7的已调制数据被送到记录头9，以便记录在磁带10上。
在再现模式中，由再现磁头11从视频带10上再现数据并由再现放大器12放大后被送到解调器13。解调器13以实际上与调制器7所执行操作相反顺序方式对所接收的数据进行解调，并把解调的数据送到误差校正器14，由该校正器利用在记录模式中所加入误差校正码对其执行误差校正操作。被校正的数据被送到图象压缩解码器15，该解码器利用实际上与图象压缩编码器5所执行的操作相反的顺序方式的可变长度解码和反向离散余弦变换(IDCT)技术对所接收的数据作处理。图象压缩解码器15的输出信号送到解数据块-解混洗(deblocking-deshuffling)电路16。
解数据块-解混洗电路16对所收数据解混洗以恢复数据的原有排列(即在记录部分中被混洗前的数据排列)，并对帧单元时分图象数据进行解数据块，以形成原始帧单元成分图象数据(即送到数据块-混洗电路4的场单元成分图象数据)。从解数据块-解混洗电路16输出的信号被送到D-A转换器17-19。图24示出了针对正常再现模式的解数据块-解混洗电路的输入和输出信号间的定时关系。更详细地说，解数据块-解混洗电路的数据输入信号如图24a所示，而输出数据信号如图24b所示。如其中所示，每一帧的输入图象数据是作为具有一帧延时的两场图象数据而被输出的。如所能理解到的那样，虽然示出的是对应仅一个输出图象数据信号的数据，但可以并行地同时输出对应于Y、U和V的三套数据。
D-A转换器17-19把所接收的数据信号转换成模拟式。而且，转换器17-19可将诸如同步信号和诸如从基准信号发生器(未示出)获得的其它这类信号加入该信号。模拟成分的视频信号Y、U和V分别从D-A转换器17-19输出。
在上述的数字VTR中，通过使用在解数据块的-解混洗电路16中的用来存储图象数据的存储器以连续输出一场的图象数据，从而完成变速再现。例如，在静态再现模式中，在一帧中任意一场的图象数据在一帧时间内可被输出两次，然而，如图23所示的图象平面和扫描行之间的关系，一场中的图象数据与在一帧内的另一场被偏移了对应于一行间隔的一半的量。结果是，在上例中，尽管是在一帧中的任意一场的图象数据均被输出两次，但是该同一图象数据在一个场周期内的输出与另一个场周期内的对应输出位置上存有1/2的行间隔的位置差异。这种情况就引起了场频的行闪烁。结果是使图象以对应于行间隔的1/2的幅度垂直振动。
此外，由连续输出第一场所产生的图象和由连续输出第二场所产生的图象之间进行选择切换所形成的一个图象中也会出现行闪烁。即在此情形中，在对应于一个行间隔的1/2的两种类型的图象间存在有垂直位置的变异。
而且，当由第一和第二场形成的帧被插入到由连续的第一或第二场形成的帧之间时，会出现所谓的平面闪烁。换句话说，由于垂直分辨率的波动，当具有高垂直分辨率的图象被插入具有低垂直分辨率的图象之间时，就会出现平面闪烁。
通过有选择性地调节两场图象的各自矩心，可以抑制或消除上述的闪烁。因此，希望有视频信号处理装置被用来有选择地调节该分别场的矩心以便消除或减小行闪烁并消除或抑制平面闪烁。
本发明的目的是提供一视频信号处理技术，有选择地调节各自场的矩心，以使在数字VTR之类的变速再现模式期间防止或减小行闪烁并抑制平面闪烁。
更具体地说，本发明的目的之一是提供一种如前所述的视频信号处理技术，它利用一个将输入帧单元视频信号转换成场单元视频信号的视频信号转换器和一个用于对视频信号转换器的输出视频信号进行滤波的垂直滤波器，其中视频信号转换器执行一存储装置的写/读控制，以使之根据所期望的次序控制输出视频信号的场次序；并可根据视频信号转换器的输出视频信号的场次序使垂直滤波器一个或多个系数有选择地被改变。
本发明的又一目的是提供一种如前所述的视频信号处理技术，它可以使得存储装置具有少于正常所使用的存储容量。
本发明的又一目的是提供一种如前所述的视频信号处理技术，其中用于存储装置的读出定时的受控方式使得消除了其它方式需要使用在垂直滤波器中的延时装置。
根据本发明的一个方面，它提供有用于把表示多个视频帧的帧视频信号转换成表示多个视频场的场视频信号的视频信号处理装置。该装置包括用于存储帧视频信号并用于读出作为场视频信号的所存储的视频信号的存储器装置；一个控制装置，用于控制从存储装置中读出场视频信号的场次序，以便以期望的次序排列这些场；以及一个垂直滤波器，按照基于场次序而有选择地设置的系数，用于接收从存储器装置读出的场视频信号，并用于垂直移位由所接收的场视频信号所表示图象的矩心。
根据本发明的另一方面，它提供有用于把表示多个视频帧的帧视频信号转换成表示多个视频场的场视频信号的视频信号处理装置。该装置包括用于存储视频信号并用于读出作为场视频信号的所存储的视频信号的存储器装置。该存储器具有的数据存储容量小于一帧的数据量，但大于一场的数据量。该装置还进一步包括一个控制装置，用于控制从存储器装置中读出场视频信号的场次序，以便以期望的次序排列这些场。
根据本发明的视频信号处理技术，对于存储装置的数据写入/读出是受控进行，以使输入的帧单元视频信号被转换成具有所希望的场顺序的场单元信号，并在垂直滤波器中根据这种场次序有选择地改变一个或多个系数，从而改变其滤波器特性以在变速再现期内防止行闪烁并抑制平面闪烁。
附图中的相对应元件由同一参考数字所表示，当结合这些附图来读对于本发明的实施例的详细描述时，本发明的其它目的、特点及优势将变得更明显。
图1是根据本发明实施例的视频信号处理装置的方框示意图2示出控制信号VFF、VFS和输出场间的相互关系的一个表；图3示出用于控制输出的场次序从而可利用图1所示视频信号处理装置的一个解数据块-解混洗电路的方框示意图；图4是在解释用于正常再现模式的读/写定时而被用作基准的示意图；图5A和5B示出了可使用在正常再现模式中的读/写控制信号；图6是表示当第一场数据被连续输出时用以解释写/读定时基准的示意图；图7A和7B是表示写/读控制信号的示意图，该控制信号可用于第一场的数据连续输出；图8是表示当第二场数据被连续输出时用以解释写/读定时基准的示意图；图9是表示当场次序被反置并将数据输出时用以解释写/读定时基准的示意图；图10A和10B示出了当场次序被反置且数据被输出时可被利用的写/读控制信号的示意图；图11示出了可被用于图1所示视频信号处理装置中的垂直滤波器的方框图；图12示出作为图11垂直滤波器的控制逻辑电路输入信号的函数的输出信号值的真值表；图13是图11中的垂直滤波器的改进型，通过图3的解数据块-解混洗电路中存储器的读出定时控制而省去了其中的行延时电路；图14是图13中垂直滤波器的控制逻辑电路的方框图；图15是表示用于图13控制逻辑电路输入信号的函数的输出信号值的真值表；图16a至16f是表示针对1/3慢再现模式中的定时信号以及矩心位移量的示意图；图17a至17f是表示针对(-1)反向再现模式的中的定时信号以及矩心位移量的示意图；图18是可被用于图1的视频信号处理装置中的另一个垂直滤波器的方框示意图；图19是表示作为图18的垂直滤波器控制逻辑电路输入信号的函数的系数乘法器值的第一套的真值表，其中有矩心被移动的量值及其它与之相关的信息。
图20是表示作为图18的垂直滤波器控制逻辑电路输入信号的函数的系数乘法器值的第二套的真值表，其中有矩心被移动的量值及其它与之相关的信息；图21是表示作为图18的垂直滤波器控制逻辑电路输入信号的函数的系数乘法器值的第三套的真值表，其中有矩心被移动的量值及其与之相关的信息；图22是可采用本发明图1中视频信号处理装置的一个数字VTR的示意图；图23是针对NTSC 525/60制式解释在一有效区和一图象平面中扫描线之间的关系用作参考的示意图；图24a和24b是解释正常模式中的解数据块-解混洗电路的输入信号和输出信号间相互定时关系的示意图；图24c是场标识信号的示意图。
现在参考图1描述依照本发明的视频信号处理装置。如图中所示，这一视频信号处理装置97包括一个解数据块-解混洗电路116、一个微计算机31和一个垂直滤波器32。这种装置可用在记录和/或再现装置，例如图22的数字VTR 99中。在后一种情形中，数字VTR99的解数据块-解混洗电路16由视频信号处理装置97所取代。结果是，图象压缩解码器15的输出信号送到解数据块-解混洗电路116，而垂直滤波器32的输出的Y、U和V信号分别送到D-A转换器17-19。数字VTR 99的其它部件可以实际与前述相似的方式操作，为简化起见，在此不予重复描述。下面将对视频信号处理装置97作更详细描述。
微计算机31把一个指令信号送到主动马达(未示出)以便以预定的速度驱动该马达。该微计算机31同时还将控制信号或标记VFF(视频帧/场标记)及VFS(视频第一/第二标记)送到解数据块-解混洗电路116。这种控制信号VFF和VFS可以有相对高值(H)或一个相对低值(L)，并用于指示输出场。响应该控制信号，解数据块-解混洗电路16控制输出场的次序。
VFF控制信号可提供一个指示，说明是否一帧的两场被输出还是在分别的帧周期内把该两场中仅一个输出两次。例如，VFF控制信号的相对低值可指示只有一帧中的两场之一在分别的帧周期内被输出两次，而相对高值可指示一帧中的两场均被输出。另一方面，VFS控制信号可提供一个指示，以指出把两场中的哪一场在一帧周期中输出两次，或指出一帧的两场被输出的次序。图2示出的是被输出的场和控制信号VFF和VFS间相互组合的关系。例如在图2中所示，如果控制信号VFF和VFS各自都为相对高值(H)，则解数据块-解混洗电路116则使第一场和第二场按此顺序输出。又如另外一例，如果控制信号VFF为相对低值(L)，而控制信号VFS为相对高值(H)，则解数据块-解混洗电路116则使第一场被输出两次。
解数据块-解混洗电路116可如图3所配置。如其中所示，解数据块-解混洗电路116可包括一个1场视频随机访问存储器(VRAM)33、一个1/3场VRAM 34、一个写控制电路35和一个读控制电路36。写控制电路35接收控制信号VFF和VFS，并产生送到VRAM 33和34的合适的其中之一或二者的写控制及地址信号。结果是，输入的帧单元图象数据可被写入VRAM 33和34。读控制电路36接收控制信号VFF和VFS，并产生送到VRAM 33和34的适合的其中之一或二者的读控制信号及地址信号。结果是，先前存储的或写入的图象数据可以在场单元从VRAM 33和34中读出。以此方此种方式对图象数据的读出及写入的执行使得以所期望的方式排列输出的场数据。
因此，解数据块-解混洗电路116从图象压缩解码器15(图22)接收帧单元图象数据，并根据从微计算机31(图1)来的控制信号VFF和VFS的执行来对VRAM 33和34执行读写，以使之产生具有加在其上的按所期场次序排列场单元的图象数据。由解数据块-解混洗电路116执行的针对此种模式和情况的写与读操作将在下面描述。
图4示出了在正常再现模式中VRAM 33和34的读/写定时。(在本图和其它类似图，即图6、8和9中，实线和虚线分别表示写和读操作)。对于图4的方案，控制信号VFF有高电平(M)，而控制信号VFS有高电平(H)，如图2所指示。在此种方案中，如图4所示，一部分数据，例如每一帧输入数据第一场的第一个1/3的数据在间隔a期间被存储或写入1/3场VRAM 34，该第一场的第二个1/3的数据在间隔b期间被存储或被写入1场VRAM 33，而该第一场的最后1/3的数据在间隔b期间被写入1/3场VRAM 34内。在间隔d内，先前在间隔a内写入1/3场VRAM 34的数据被读出。在间隔d中这种数据的读出发生在在间隔b中的数据被写入1/3场VRAM 34之前。对应于每一帧输入数据的第二场的数据在间隔c内被写入1场VRAM 33。在间隔b内先前被写入该1场VRAM 33的数据在一个间隔e的1/2(例如前1/2)内被读出，并且在间隔b内先前写入1/3场VRAM 34的数据在间隔e的另一1/2内被读出。而且，先前在间隔c内写入1场VRAM 33的数据被在间隔f内读出。
图5A和5B分别示出了用于图4读/写定时装置的由写控制电路35所产生的写控制信号和由读控制电路36产生的读控制信号。因此，图5A和5B的间隔a-f与图4的这些间隔相对应。而且在这些图中，写1代表用于1场VRAM 33的写控制信号，写2表示用于1/3场VRAM 34的写控制信号，读1表示用于1场VRAM 33的读控制信号，而读2表示用于1/3场VRAM 34的读控制信号。在图5A和5B中，当对应的控制信号是处于相对低的电平时，执行对于VRAM 33和34的写入及读出。此外，这种写/读操作可以直接就输入的时分图象数据或就每一分量而执行。
图6示出了当第一场的数据被连续输出时的针对VRAM 33和34的读写定时。对于此种情形，如图2所示，控制信号VFF具有一低电平(L)而控制信号VFS具有一高电平(H)。在图6的设计中，对应于输入数据的第一场在间隔c内被写入1场VRAM 33。而且，在该设计中，先前在间隔c中被写入1场VRAM 33的数据在间隔f′和f中被读出。
图7A和7B示出了用于图6所示写/读定时装置的由写控制电路35产生的写控制信号和由读控制信号电路36产生的读控制信号。因此图7A和7B的间隔C、f′和f与图6的这些间隔相对应。而且，在这些图中，写1表示用于1场VRAM 33的写控制信号而读1表示用于1场VRAM 33的读控制信号。如图5A和5B所使用此种控制信号那样，当图7A和7B对应的控制信号处于相对低电平时，执行对于图6的装置的VRAM 33的写入和读出。
图8示出了当第二场的数据被连续输出时用于VRAM 33的读/写定时图。对于此情况，控制信号VFF具有低电平(L)而控制信号VFS也有低电平(L)，如图2所示。在图8的设计中，在间隔C中，对应于输入数据的第二场的数据被写入1场VRAM 33。而且在此装置中，先前在间隔C中被写入1场VRAM 33的数据在间隔f′和f中被读出。用于此装置的写和读控制信号与图7A和7B所示的那些信号相似。
图9示出当以反置或反向场次序输出数据时用于VRAM 33和34的写/读定时。如图2所示，此时的控制信号VFF具有高电平(H)而控制信号VFS具有低电平(L)。图9的定时设计与图4所示的定时设计相类似，因而在此将进一步的描述省略。用于此种设计的读写控制信号如图10A和10B所示。如将要所描述的，这种控制信号与图5A和5B的控制信号相类似，因而其描述被略去。
因此，通过采用上述的进行读出和写入的设计从而将帧单元图象数据转换成场单元图象数据，本发明的解数据块-解混洗电路116可以采用与通常所需容量(可存储两场或更多场的数据)相比为相对小的存储器容量(例如只存储11/3场数据)的VRAM。而且本发明的写与读的控制使得输出场数据可按所希望或任意选择的次序来排列或设置。
虽然在上述描述中的写与读操作是响应具有低值的写与读控制信号而被执行的，但本发明并不受此限制。作为一种选择，本发明可被设计成使其读和写操作是响应其具有相对高电平的控制信号而被执行的。
再来参考图1，微计算机31还把VFF和VFS控制信号的以及SFON(静止滤波启动)信号送到垂直滤波器32。垂直滤波器还从解数据块-解混洗电路116接收信号Y、U和V以及一个场识别信号(FLID)。FLID信号的一个实例在图24c中示出。垂直滤波器32用来根据例如SFON、VFF、VFS和FLID信号的垂直方向上等预定的方向上移动图象的矩心。这种垂直滤波器32可以包括用于处理来自解数据块-解混洗电路116来的Y、U和V输出信号之一的垂直滤波器。这种垂直滤波器的不同的实施例将在下面描述。
图11所示的垂直滤波器95可使用在视频信号处理装置97中(图1)。如其中所示，该垂直滤波器95包括1H延时电路21和41、控制逻辑电路44、系数乘法器22-25、加法器26和27以及转换器28、42和43。例如来自解数据块-解混洗电路116的输出信号Y作为一个输入信号经输入端送到1H延时电路41和转换器42的低端。1H延时电路41被用以对所收信号作一个预定时间量的延时。例如对应于与一水平行的时间的延时。来自1H延时电路41的延时信号被送到转换器42的高端(H)和转换器43的低端(L)。转换器42与来自控制逻辑电路44的控制信号DLY相协调操作以便决定选择H端或L端。来自转换器42的输出信号被送到1H延时电路21和系数乘法器24和25。系数乘法器24和25被用以分别地把所接收的信号与预定的系数c和d相乘。和1H延时电路41一样，1H延时电路21把所接收的信号延时，并将其送到系数乘法器22和23，在该乘法器中将这延时的信号分别与系数a和b相乘。相乘的输出信号从系数乘法器22和23被送到加法器26，在此将这些信号相加以构成送到转换器28的高端(H)的一个取和信号。以相似的方式，被乘的输出信号从系数乘法器23和25输出并由加法器27相加，并将相加形成的和信号送到转换器28的低端(L)。转换器28按照来自控制逻辑电路44的控制信号CONT受控以选择其高端H或低端L。从转换器28输出的信号被送到转换器43的高端(H)。转换器43按照来自微计算机31(图1)的所收信号SFON受控，并将其一个输出信号送到一个输出端。
按照如此接收的信号，控制逻辑电路44接收来自微处理器31(图1)的信号VFF、VFS和FLID以及控制信号DLY和CONT。如前面所述，控制逻辑电路44将DLY信号提供给开关42，将CONT开关提供给开关28。结果，开关42或选择来自1H延时线41的延迟输出信号或选择来自输入端的输入信号，而开关28选择其H端子或L端子，以从其上提供加法器26和27的输出。
由逻辑控制电路44以输入信号VFF、VFS和FLID的函数而形成的DLY和CONT信号的值被显示于图12，在该真值表中所示的也是由垂直滤波器95按照输入信号每个组合的结果而完成的处理的内容和结果。更具体地，图12的真值表为变速再现模式提供了八个输出信号的组合，在所述模式中SFON信号具有相对高的(H)电平。结果，依据第一和第二场中是哪一场被作为第一场或和二场输出，使来自开关28和42的信号被选择性地改变，以按照下面将详述的四个路径来移动各个图象的矩心。
在常规再现模式中，SFON信号具有相对低(L)的电平，而1H延迟线41的延迟输出信号被开关43的低(L)端选择并提供到输出端。这种信号或数据在常规再现模式期间通过1H延迟线41，以在常规与变速再现的转换过程中减少图象的垂直移动。在变速再现模式中，另一方面如前所述，SFON信号具有相对高(H)的电平。结果，在这种情况下，来自开关43的信号由垂直滤器95部分处理，该垂直滤波器包括1H延迟电路21、系数乘法器22-25，以及加法器26和27。因此，SFON信号有效地控制了输入信号是否由垂直滤波器部分处理或滤波。由此，SFON信号控制这种滤波是开还是关。
来自垂直滤波器95输出端的信号响应于由垂直滤波器接收的信号，其中与其相应的图象矩心可按照在其中所完成的处理来移动一定量。更具体地，垂直滤波器95如此工作，以致各个图象的矩心位置游动，当相同场的图象被顺序输出时，则被有效地固定；在其他情况下，如下将详细描述的，矩心位置有选择性地移动。结果，垂直滤波器95使得在静止和慢速再现模式中可获得无任何或很小量的行闪烁的变速再现视频信号。而且，该垂直滤波器95可消除分辨率或频率特性的变化，因此，当第一和第二输出场的一帧被插入在顺序的第一或顺序的第二输出场之间时，平面闪烁可被抑制。
图13显示了垂直滤波器95的一个改型。如图中所示，1H延迟电路41被解数据块-解混洗电路116的读控制电路36替换，该电路的工作是控制从VRAM的读取定时，以有效地获得由1H延时电路41而导致的延时。该改型的其它部分与垂直滤波器95基本相同，因此就不进一步描述。结果，垂直滤波器95的结构中就没有1H延时电路41，因此减少了垂直滤波器的部件和成本。
图14更详细地图示了控制逻辑电路44。如图所示，控制逻辑电路44包括转换器102和104，与门106、或门110和112和非门(XOR)108和114，它们的连接关系如图14所示。更具体地，来自微处理器31的SFON信号被加到转换器102，在其上，该信号被转换并被加到或门110的一个输入端。来自解数据块-解混洗电路116(图1)的信号FLID被加到或门112的一个输入端并加到转换器104以便被转换。来自微处理器31的信号VFF被加到XOR门108的一个输入端，并加到或门112的另一个输入端。来自微处理器31的信号被加到XOR门108的另一个输入端以及XOR门114的一个输入端。来自转换器的该转换的信号和来自XOR门108的输出信号被加到与门106，然后，它提供一个输出信号到或门110的另一个输入端。或门110的输出信号为DLY信号。来自或门112的输出信号被加到XOR门114的另一个输入端，然后它产生由此提供的CONT信号。
图15图示了图13的控制逻辑电路44的真值表。图15的表指明了用于SFON、VFF、VFS和FLID的不同组合的、输出信号CONT和DLY的值。作为一个例子，如果SFON为高(H)电平而其它每一个输入信号(即VFF、VFS和FLID)为低电平，那么由控制逻辑电路44产生的COWT和DLY信号都具有低(L)电平。另外，在这种布置中，读取定时被控制，以便当DLY为相对高(H)电平时读取被延迟1H；而当DLY为相对低(L)电平时，读取不被延迟。
下面将结合图16来描述变速再现的一个例子。图16图示了1/3慢速再现模式的定时关系。从中可看到，图16a和16b分别解数据块-解混洗电路116的输入和输出信号，图16c-16e分别图示了信号FLID、VFS、VFF，图16f图示了控制逻辑和矩心移动的量。
更具体地，在具有T1和T2的周期或场中，0帧的第一场被输出两次，如图16b所示。(具体地，在最左边的两块中标有标号“0-1”。该“0-1”表示第0帧和第一场)。如图16f所示，在周期T1中，控制逻辑为(4)，相应各个场的图象的矩心向下移动5/8线；在周期T2中，控制逻辑为(3)，相应各个场的图象的矩心向下移动9/8线(图16f中的控制逻辑的图12中描述了)。作为这种移动的结果，后半第二场输出的图象被置位，以低于前半第一场的图象1/2线。结果，对应的矩心互相重合，因此行闪烁被抑制或减少。
在周期T3和T4中，各个图象的矩心都被向下移动5/8线，结果保持了第一和第二场之间的位置关系，它确保了自然图象的获得。在周期T3、T4每一个中，控制逻辑分别为(8)、(7)。
对应T5场或周期的图象的矩心向下移动1/8，对应T6场或周期的图象的矩心向下移动5/8线。结果，后半第二场输出的图象被置位于低于前半第一场图象1/2，这与在周期T1和T2中所完成的类似。因此行闪烁被消除或减少。在周期T5和T6中，控制逻辑分别为(2)和(1)。
上述的过程在每三帧之后重复。
因此，本发明确保了平稳慢速再现在整个帧内完成，而没有行闪烁。另外，尽管具有第一和第二场的帧在周期T3和T4内被插入由顺序第一场(T1和T2)形成的帧与由顺序第二场(T5、T6)形成的帧之间，平面闪烁可由本发明抑制。
图17图示了-1反向再现模式的信号定时图。其中所示，图17a和17b分别图示了解数据块-解混洗电路116的输入和输出信号。图17c-17e分别图示了信号FLID、VFS、VFF，图17f图示了控制逻辑和矩心的移动的量。图17a-f类似或对应于图16a-f，因此省略了对图17a-f的进一步描述。在任何情况下，与慢放模式的一样，对图17的反向模式，本发明都可确保获得满意的再现图象而没有任何行闪烁。
如前所述，矩心被移动预定的量，比如行间隔1/8、5/8或9/8。下面将解释这些量是怎么确定的。
在静止或慢速再现模式或类似模式中，输出图象的第一和第二场从不是奇数场就是偶数场的原始场而产生。(第一和第二场分别对应于奇数场和偶数场。该第一/第二和奇数/偶数用于区别输出图象和原始图象。)在这种情况下，四种排列是可能的1、原始图象的奇数场在输出图象的第一个场期间输出，2、原始图象的奇数场在输出图象的第二个场期间输出，3、原始图象的偶数场在输出图象的第一个场期间输出，4、原始图象的偶数场在输出图象的第二个场期间输出。
在上面的排列1和4中，输出图象的第一和第二场分别对应于原始图象的奇数场和偶数场。结果，矩心不需要移动。在排列2中，有1/2行间距的向上移动。因此，在该排列中，矩心应向下移动1/2行的间距。类似地，在排列3中，矩心应向上移动1/2行间距。
对于上面的排列3，矩心向上移动是困难的。因此，为了替代上述的矩心向上向下移动，对于上面1-4的所有排列，矩心向下移动一个补偿量。一个预定的补偿量为5/8行间距。该补偿量的应用导致排列1-4的矩心向下移动5/8行间距，排列2的矩心向下移动9/8行间距，排列3的矩心向下移动1/8行间距。
除5/8行间距之外，还采用其它的补偿量。例如可使用2/4行间距。可是，2/4行间距补偿量应对上面排列的3产生零的净位移。结果，该排列的分辨率与其它排列相比没有减少，由此，由于该分辨率的不同可能导致平面闪烁。
该垂直滤波器的另一个实施例图示于图18中。如图中所示，该垂直滤波器195包括控制逻辑电路144、1H延时电路150和152、系数乘法器154、156和158，以及加法器160。更具体地，来自解数据块-解混洗电路116的输入信号(比如Y信号)通过输入端148被加到系数乘法器154和1H延时电路150，该延时电路用于延时接收的信号一预定的时间量，比如对应于与1水平行相关的处理时间。来自1H延迟电路150的延迟信号被加到系数乘法器156和1H延时电路152，在这里，该接收的信号以类似于由延时电路150所进行的方式被延时。来自延时电路152的延时了的信号被加到系数乘法器158。控制逻辑电路144用于接收来自微处理器31和解数据块-解混洗电路116(图1)输入信号FLID、VFF、VFS和SFON，并按照这些输入信号产生控制信号。控制逻辑电路144还用于将该控制信号提供到系数乘法器154、156和158。系数乘法器154、156和158的每一个都具有按照接收的控制信号而选择的可变系数(K1、K2和K3)。该可变系数乘法器分别将接收的输入或延时信号乘以选择定的系数。来自系数乘法器154、156和158的已乘信号由加法器160相加，在此获得的相加信号被提供到输出端162，以从这输出。该相加的信号与输入信号对应，其中相应图象的矩心可移动对应于其中所进行处理的一定量。
因此，在垂直滤波器195中，系数乘法器154、156和至158的系数K1至K3由控制逻辑电路144选择。
图19至21按照输入到控制逻辑电路144信号的函数图示了系数K1-K3的值、输出信号或特性、矩心移动的量、以及输出数据的内容(即VFF、VFS、FLID和SFON)。在图19-21中所指示的也是控制逻辑1-9。即控制逻辑1-8指图12中所述的逻辑，而控制逻辑9对应于常规再现模式。即使在常规再现模式中数据也通过1H延时电路，以减少垂直移动，否则它将出现在从常规再现到变速再现的转换中。
在上述的电路中，采用了最小的垂直移动1/8。但是，其它最小的垂直移动量也可采用。
尽管本发明是结合数字VTR而描述的，但本发明并不限制于此，而是可用于许多其它设备中。例如，本发明可用于数字视频盘播放器等等。
另外，尽管垂直滤波器32可具有多个部分或滤波器，每个用于分别处理一个信号(比如Y、U或V信号)，但本发明并限制于此。作为改型，该垂直滤波器可如此构成，而在单个部分或滤波器中处理所有所需的信号。另外，尽管如上所述用垂直滤波器来处理Y、U和V信号，但本发明并不限制于此。例如，本发明可只用一个垂直滤波器来处理Y信号。
另外，本发明不限制于一种系统(比如525/60)，而可用于其它系统，比如625/50系统或高清晰度(HD)系统等等。
因此，本发明选择性地调整图象的矩心，以确保完成平稳的变速再现，而避免了行闪烁并抑制了平面闪烁。另外，通过控制将帧单元视频信号转换成场单元视频信号的存贮器的读取定时，减化了垂直滤波器的电路复杂性。而且，由于本发明所用的VRAM具有相对小的存贮容量，与此有关的尺寸和成本减少了。
尽管本发明示范性的实施例以及其改型已经详细地描述了，但应理解的是本发明并不限制于这些实施例和改型中，在不脱离由附加的权利要求所确定的本发明的范围和精神情况下，本专业的技术人员可做出其它的改型和变化。
权利要求
1.一种视频信号处理装置，用于将代表多个视频帧的帧视频信号转换成代表多个视频场的场视频信号，所说装置包括存贮装置，用于存贮所说的帧视频信号并将存贮的视频信号作为所说的场视频信号读出；控制装置，用于控制所说场视频信号从所说存贮装置中读出的场次序，以按所期望的次序排列这些场；以及垂直滤波装置，用于接收从所说存贮装置读出的所说场视频信号，并按照基于场次序而选定的系数垂直地移动由接收的场视频信号代表的图象的矩心。
2.按权利要求1的视频信号处理装置，其中所说的控制装置包括用于所说的垂直滤波器装置的延时装置，以控制所说场视频信号从其读出的定时。
3.按照权利要求1的视频信号处理装置，其中所说垂直滤波器装置的系数是如此设定，以使得图象的矩心垂直地在相邻的水平行之间移动一个间距的n/8(其中n为整数)。
4.一种视频信号处理装置，用于将代表多个视频帧的帧视频信号转换成代表多个视频场的视频场信号，所说装置包括存贮装置，用于存贮所说的帧视频信号并将存贮的视频信号作为所说的场视频信号读出，所说存贮装置的数据存贮容量小于一帧的数据量而大于一场的数据量；以及控制装置，用于控制所说场视频信号从所说存贮装置中读出的场次序，以按所期望的次序排列这些场。
5.按照权利要求4的视频信号处理装置，其中所说帧视频信号的每个视频帧包括第一场和第二场，其中所说帧视频信号的第一场的一部分存贮在所说存贮装置的第一存贮区域，而所说帧视频信号的第二场的一部分在对应于第一场的视频信号被读出之后被存贮在所说第一存贮区域。
6.按照权利要求4的视频信号处理装置，其中第一场的一部分被存贮在所说存贮装置的第一存贮区域，所说存贮装置的数据存贮容量小于一场的数据量，该第一场的另一部分在不同时间被存贮在所说的存贮装置的第二存贮区域，而该第二场的第一部分在该第一场的已存贮部分被读出之后被存贮在第二存贮区域。
7.按照权利要求4的视频信号处理装置，还包括垂直滤波装置，用于接收从所说存贮装置读出的所说场视频信号，并按照基于场次序而选定的系数垂直地移动由接收场视频信号代表的图象的矩心。
8.一种视频信号处理方法，用于将代表多个视频帧的帧视频信号转换成代表多个视频场的场视频信号，所说方法包括步骤在存贮装置中存贮所说的帧视频信号并将存贮的视频信号作为所说的场视频信号读出；控制所说场视频信号的场从所说存贮装置中读出的场次序，以按所期望的次序排排这些场；以及用垂直滤波装置对从所说存贮装置读出的所说场视频信号进行滤波，该垂直滤波装置具有按照基于场次序而选定的系数。
9.按照权利要求8的视频信号处理装置，其中所说的存贮装置包括用于所说垂直滤波器装置的延时装置，以控制所说场视频信号从其读出的定时。
10.按照权利要求8的视频信号处理方法，其中所说垂直滤波器装置的系数是如此设定，以使得对应于该场视频信号的图象的矩心垂直地在相邻的水平行之间移动一个间距的n/8(其中n为整数)。
11.一种视频信号处理方法，用于将代表多个视频帧的帧视频信号转换成代表多个视频场的场视频信号，所说方法包括步骤在存贮装置中存贮所说的帧视频信号，并将存贮的视频信号作为所说的场视频信号读出，所说存贮装置的数据存贮容量小于一帧的数据量，但大于一场的数据量；以及控制所说场视频信号的场从所说存贮装置中读出的场次序，以按所期望次序排列这些场。
12.按照权利要求11的视频信号处理方法，其中所说帧视频信号的每个视频帧包括第一场和第二场，其中所说视频帧的第一场的一部分被存贮在所说存贮装置的第一存贮区域，而所说视频帧信号的第二场的一部分在对应于第一场的视频信号被读出之后被存贮在所说第一存贮区域。
13.按照权利要求11的视频信号处理方法，其中第一场的一部分被存贮在所说存贮装置的第一存贮区域，所说存贮装置的数据存贮容量小于一场的数据量，第一场的另一部分在不同时间被存贮在所说存贮装置的第二存贮区域，而第二场的第一部分在第一场的已存贮部分被读出之后被存贮在第二存贮区域。
14.按照权利要求11的视频信号处理方法，还包括步骤用垂直滤波装置，对从所说存贮装置读出的所说场视频信号进行滤波，该垂直滤波装置具有基于场次序而选定的系数。
15.一种视频信号处理装置，用于将代表多个视频帧的帧视频信号转换成代表多个视频场的场视频信号，所说装置包括控制装置，用于产生指明场次序的控制信号；存贮装置，用于存贮所说的帧视频信号并按所说控制信号将存贮的视频信号读出，以形成所说的场视频信号，所说存贮装置具有第一存贮区域，用于存贮小于一场的数据，以及第二存贮区域，用于存贮一场的数据；以及垂直滤波装置，用于按照所说控制信号垂直地移动由从所说存贮装置读出的场视频信号代表的图象的矩心。
16.按照权利要求15的视频信号处理装置，其中所说的垂直滤波器装置将图象的矩心垂直地在相邻的水平行之间移动一个间距的n/8(其中n为整数)。
17.按照权利要求15的视频信号处理装置，其中所说帧视频信号的每个视频帧包括第一场和第二场，其中所说帧视频信号的第一场的第一部分被存贮在所说的第一存贮区域，而所说的帧视频信号的所说第一场的第二部分被存贮在所说的第二存贮区，且所说帧视频信号的所说的第一场的第三部分在所说的第一场的所说第一部分被读出后，被存贮在所说的第一存贮区。
18.按照权利要求17的视频信号的处理装置，其中第一场部分被存贮在所说存贮装置的第一存贮区域，其中所说帧视频信号的第二场的一部分被存贮在所说的第二存贮区，且所说帧视频信号的所说第二场的其余部分在所述第一场的第二部分被从其读出后，被存贮在所述第二存贮区中。
19.按照权利要求18的视频信号处理装置，其中所说第一存贮区域用于存贮三分之一数据场。
20.一种视频信号处理装置，用于将代表多个视频帧的帧视频信号转换成代表多个视频场的场视频信号，所说装置包括控制装置，用于产生指明场次序的控制信号；存贮装置，用于存贮所说的帧视频信号并按所说控制信号将存贮的视频信号读出，以形成所说的场视频信号；垂直滤波装置，用于按照所说控制信号垂直地移动由从所说存贮装置读出的场视频信号代表的图象的矩心，所说垂直滤波装置包括用于接收读出的场视频信号的装置和至少一个具有可变系数的乘法器装置，该系数是按照所说控制信号而选择的，以将接收的场视频信号乘以该选择的系数，来获得相乘的信号。
21.按照权利要求20的视频信号处理装置，其中所说垂直滤波器装置至少具有两个乘法装置，而且其中所说垂直滤波器装置还包括延时装置，用于对提供给至少一个所说乘法器装置的所接收的场视频信号延时一预定量；加法装置，用于对来自每个所说乘法器装置的已乘信号进行相加。
22.按照权利要求21的视频信号处理装置，其中由各个场代表的图象的矩心被移动，以使它们与由相邻场代表的图象的矩心重合。
23.按照权利要求21的视频信号处理装置，其中所说存贮装置包括用于存贮一场数据的第一存贮区域，和用于存贮少于一场数据的第二存贮区域。
24.一种垂直滤波器，用于垂直移动由场视频信号代表的图象的矩心，所说垂直滤波器包括用于接收所说场视频信号的装置；用于产生控制信号的控制装置；多个乘法器装置，每个都具有可变的系数，该系数是按照所说控制信号而选择的，以对接收的场视频信号乘以该选择的系数，以便获得相乘的信号；相加装置，用于对来自每个所说乘法器装置的已乘信号进行相加，以获得对应于各个图象的输出场视频信号，其中所说各个图象的矩心被移动。
25.按照权利要求24的垂直滤波器，进一步包括延迟装置，用于对提供给至少一个所说乘法器装置的、接收的场视频信号延迟一预定量。
26.按照权利要求25的垂直滤波器，其中由各个场代表的图象的矩心被移动，以使它与由相邻场代表的图象的矩心重合。
27.一种视频信号处理装置，用于将代表多个视频帧的帧视频信号转换成代表多个视频场的场视频信号，所说装置包括控制装置，用于产生指明场次序的控制信号；存贮装置，用于存贮所说的帧视频信号并按所说控制信号将存贮的视频信号读出该存贮的视频信号，以形成所说的场视频信号；以及垂直滤波装置，用于按照所说控制信号垂直地移动由从所说存贮装置读出的场视频信号代表的图象的矩心，所说垂直滤波装置包括用于接收读出的场视频信号的装置、多个乘法器装置，每个都具有与此相关的系数，以将接收的信号乘以各个系数；以及用于按照所说控制信号来选择至少一个所说乘法器装置的装置。
全文摘要
用于把帧单元视频信号转换成场单元视频信号的视频信号处理装置及其方法，包括存贮器，控制电路，从而获得具有按所希望次序排列的场单元视频信号；以及一个垂直滤波器。根据以场次序为基础而选定的至少一个系数，该垂直滤波器移动由所收的视频信号所代表的图象的矩心。当把本发明装置用于数字VTR之类的装置时，它可防止行闪烁并抑制面闪烁。
文档编号H04N5/92GK1131865SQ9511910
公开日1996年9月25日 申请日期1995年10月5日 优先权日1994年10月5日
发明者田内洋一郎 申请人:索尼公司