专利名称：用于硬件包(分组)路由器的目的地址检测装置的制作方法
技术领域：
本发明涉及一种用于硬件包(分组)路由器的目的地址检测装置，特别是涉及一种改进的硬件包(分组)路由器目的地址检测装置。这种装置能够检测一个系统中(如在码分多址系统CDMA中)将要发送的数据包和目的地址，以便用一个包(分组)交换单元来传送控制信号及预定数据。
传输预定数据的方法包括线路交换方式和数据包交换传输方式。前面所提到的线路交换方法适用于电子交换，它对需要传输的数据没有延时，并通过建立通信线路来实现对数据的实时传送。
因此，用线路交换方式传送预定数据，必须占用预定线路，而所占用的通信线路在此期间就不能再作其它用途。另外，通信费用也随通信距离的远近而有所变化，而且使用这种方法，也不能与具有不同通信速率的系统进行的通信。
上述的包交换传输方式则是指把有待传输的数据分成数据包单元，在如码分多址系统(CDMA)这样的系统中进行控制信号或预定数据的传输通信。
此外，在数据包中，待发的数据将被按照预定的长度进行分割，并在其头部(开头部分)提供传输的目的地址。
包交换传输方式在传送数据时并不占用线路，所以在通信期间仍然可以使用线路，并且可以与具有不同通信速率的系统进行通信。
传统的包路由器设备能够搜索并传送数据包所要发往的目的地址。如
图1所示，它包括——一个串/并转换器100，它把输入其中的串行包数据转换成并行包数据；——一个中央处理单元(CPU)100，它把从串/并转换器100中输出的并行包数据存到内部存储器111中，并搜索和输出一个地址来传送包数据；——一个缓冲器120，它以先进先出的方式输出从中央处理单元(CPU)100来的包数据；——一个硬件路由器130，把从缓冲器120中输出的包数据传送到相应的目的地去；——n个缓冲器140、141、142，……，n，以先进先出(FIFO)方式输出从硬件路由器130来的包数据。
现在，参照附图来解释传统的数据包传输设备的操作方式。
首先，串行包数据通过串/并转换器100，转变成并行包数据。然后，中央处理器(CPU)110接收经过转换的包数据，并按相应的地址，把它顺序地存到存储器111中去。
中央处理单元(CPU)110顺序读取储存在存储器111中的并行包数据，并检测其中包含的地址信息。
当预定的地址信息被检测到之后，中央处理单元(CPU)110对包含在所检测到的地址信息中的逻辑地址进行转换，并把它存到缓冲器120中，缓冲器120以先进先出(FIFO)的方式输出所存储的数据。
从缓冲器120中输出的包数据又被传到硬件路由器130，然后根据其物理地址的对应关系，存到缓冲器140，或缓冲器141，142，143，……，n中所对应的某一个中，并输出到目的地去。
如上面所描述的，传统的包交换路由器设备包含中央处理单元(CPU)，它从接收的包数据中读取目的地的逻辑地址，然后把它转换成物理地址，这样来实现数据传送。
因此，在要求实现多任务的系统中，系统性能会由于CPU的超负荷运转而下降。而且，当大量数据输入到中央处理单元时，CPU的超载可能会导致操作错误的发生。
因而，本发明的目的在于，提供一种用于硬件包(分组)路由器的目的地址检测装置。它克服了传统的用于硬件包(分组)路由器的目的地址检测装置所遇到的问题。
本发明的另一个目的是提供一种改进的用于硬件包(分组)交换路由器的目的地址检测装置，它可以检测包数据传送的目的地址而不使用CPU。
为了实现上述目的而提供的用于硬件包(分组)路由器的目的地址检测装置包括——一个串/并转换器，转换输入的串行包数据为并行包数据；——一个缓冲器，存储串/并转换器输出的并行包数据，并以先进先出(FIFO)的方式输出；——一个地址检测器，从缓冲器所输出的并行包数据中检测数据包传输的目的地址；——n个缓冲器，根据地址检测器检测出目的地址，激活对应的缓冲器以便存储包数据，并以先进先出(FIFO)的方式输出。其中，所述地址检测器包含n个串联的锁存器，用于将缓冲器的输出信号顺序移位、存储并输出。
——一个解码锁存器，存储和对锁存器输出的信号进行解码，在存储目的地址后，生成n个与目的地址对应的芯片激活信号，并选择性地激活相应的缓冲器。
在本发明中，有一组串联的锁存器，输入的包数据被顺序移位并存储下来。解码/锁存器对每个锁存器中存储的包数据进行解码，包数据传输的目的地址被检测出来，并根据上述检测出来的目的地址将其存储在相应的缓冲器中。
因此，由于没有使用中央处理单元(CPU)来进行目的地址的检测，避免了CPU超负荷的现象，从而改进了系统的操作性能，处理速度也得到了提高。
通过下面给出的详细的叙述及所附的方框示意图，本发明会得到更充分的理解，但本发明并不受这些叙述和示意图的限制图1说明了传统的地址检测装置的结构；图2说明了应用本发明的地址检测装置的结构；图3说明了图2本发明中的地址检测器；下面参照图2、图3来描述依据本发明设计的用于硬件包(分组)路由器的目的地址检测装置。
图2显示了采用本发明的用于硬件包(分组)交换路由器的目的地址检测装置的结构。
如图所示，串/并转换器200转换输入的串行包数据为并行包数据；缓冲器210存储从串/并转换器200输出的并行包数据，并以先进先出(FIFO)的方式将其输出；地址检测器220检测从缓冲器210来的并行包数据所要发往的目的地址；以及，n个缓冲器230、231、232、……、n，根据由地址检测器220检测出来目的地址相应地将它们激活，以用于存储数据，然后以先进先出(FIFO)的方式输出到目的地去。
这里的地址检测器220，如图3所示，包括n个锁存器310、311、……、n，它们串联在一起，将从缓冲器210来的输出信号顺序地移位并存储、输出；一个解码/锁存器320对锁存器310、311、……、n的输出信号进行存储并解码，当目的地址存储在锁存器n中，它就选择性地生成与目的地址对应的芯片激活信号CE1、CE2、……、CEn，并选择性地激活相应的缓冲器230、231、……、n。
下面参照附图来解释用于硬件包(分组)路由器的目的地址检测装置的操作过程。
首先，本发明先通过串/并转换器200转换串行包数据为并行包数据，然后将经过转换的并行包数据以先进先出的方式存放在缓冲器210中。
从缓冲器210输出的并行包数据又被输入到地址检测器220中，数据传输的目的地址被检测出来。地址检测器220对应其输出的芯片激活信号CE1、CE2、……、CEn选择性地选择相应的缓冲器230、231、……、n，并且将包数据存储起来，以先进先出(FIFO)的方式将其输出到传输的目的地去。
即地址检测器220对从缓冲器210输出到锁存器310、311、……、n的并行包数据进行顺序移位及存储。
被锁存器310、311、……、n移位和存储的并行包数据接着被存到解码/锁存器320中，并进行解码，以便检测出目的地址。解码/锁存器320选择性地生成与检测到的目的地址相对应的芯片激活信号CE1、CE2、……、CEn，然后激活缓冲器230、231、……、n，被激活的缓冲器230、231、……、n储存从锁存器n输出的并行包数据，并传送到其传输目的地去。
如前所述，本发明中的用于硬件包(分组)路由器的目的地址检测装置可以检测传输数据包的目的地址，并在未使用中央处理单元(CPU)的情况下，将其存储在目的地的缓冲器中，传送数据到目的地。
此外，使用本发明可以避免CPU超载现象的发生，从而提高了CPU的操作性能。本发明适用于需要高速度、多任务及高速准确的数据包发送的系统。
虽然为了进行说明，本发明公开了优选实施例，但是，本领域的技术人员会发现，在不违背随后所附的权利要求中描述的发明的范围和精神的前提下，仍然存在着多种修改、补充和替换的可能性。
权利要求
1.一种用于硬件包(分组)路由器的目的地址检测装置包括一个串/并转换器，将输入其中的串行包数据转换成并行包数据；一个缓冲器，存储从串/并转换器输出的的并行包数据，并以先进先出(FIFO)的方式将其输出；一个地址检测器，用于从缓冲器输出的并行包数据中检测出其被传输的目的地址；n个缓冲器，根据由地址检测器所检测出来的目的地址相应地激活所述缓冲器，以存储数据并以先进先出(FIFO)的方式输出。
2.根据权利要求1中所述的地址检测器包括n个锁存器，它们以串联的方式连接在一起，对缓冲器所发的输出信号进行顺序移位并存储和输出；一个解码/锁存器，对锁存器的输出信号进行储存和解码，当目的地址被存储之后，它生成n个与目的地址相对应的芯片激活信号，并选择性地激活相应的缓冲器。
全文摘要
用于硬件包(分组)路由器的目的地址检测装置，它包括一个串/并转换器，用来把输入其中的串行包数据转换成为并行包数据；一个缓冲器，存储从串/并转换器输出的并行包数据，并以先进先出(FIFO)的方式进行输出；一个地址检测器，从缓冲器输出的数据中检测出数据传输的目的地址；n个缓冲器，根据由地址检测器所检测出来的目的地址相应地激活所述缓冲器，以存储数据并以先进先出(FIFO)的方式输出。
文档编号H04L12/56GK1139851SQ9611020
公开日1997年1月8日 申请日期1996年6月27日 优先权日1995年6月28日
发明者金峻万, 李承桓 申请人:现代电子产业株式会社