专利名称：数字通信解调器、方法及数字解调电路的制作方法
技术领域：
本发明涉及一种用于数字通信的解调器、解调方法和数字电路，特别是涉及为了降低在一个中央处理器上的负荷而设计的一种数字通信解调器、数字通信解调方法和数字解调电路。
图5示出了一种用于通过一个广播卫星接收广播的常规接收机的构成。天线1从该广播卫星(未示出)接收电波并向变换器2输出所接收的信号。变换器2将从天线1所接收的信号变换成具有预置低频的信号，并将所变换的信号输出到一个调谐器3。调谐器3由主中央处理器(CPU)8控制，并从由变换器2所提供的信号中接收一个在一个预置频段上的信号，并向数字解调电路4输出所接收信号的基带信号。数字解调电路4以一种数字解调方式(四相移相键控(QPSK)方式)解调自调谐器3输入的该基带信号，并向一个误差校正电路5输出所解调信号。
误差校正电路5校正由数字解调电路4通过维特比(Viterbi)解码、R-S(Reed Solomon)解码等提供的所解调数字信号中的误差，并将该校正信号输出到传送电路6。传送电路6分离出每个构成为一个独立信息包的音频数据和图象数据组，对被扰频的视频数据进行解扰并随后向一个运动图象编码专家组(MPEG)译码器7输出该数据。MPEG译码器7对在广播端通过MPEG系统所编码的每个视频数据和音频数据进行译码，并输出该译码数据。
主CPU8根据来自具有装配在该接收机前面板上的开关的输入部分9的指令来控制每个部件。主CPU8通过8位总线利用一种包括有一个读/写信号、一个片选信号和一个地址信号的CPU格式的控制信号来控制数字解调电4、误差校正电路5、传送电路6和MPEG译码器7。
调谐器3由一个PLL合成调谐器构成并以一种三线格式的控制信号控制。在该三线格式中，采用了串行时钟、串行数据和启动信号。因此，除了该CPU格式的控制信号之外，CPU8还产生该三线格式的控制信号。
用来通过主CPU8控制调谐器3的三线格式的时钟速率是一不高于MHz级的低频。因此，当主CPU8控制调谐器3以使调谐器3接收一个在一个预置频段中的信号时，它只能单独控制调谐器3而不能控制其它电路。
鉴于这些情况，本发明的一个目的是提供一种为了减少一个CPU的负荷而设计的解调器和解调方法。
为了实现这个目的，根据本发明的一个方面，提供了一种具有解调装置的数字解调器，该解调装置包括用于将指定由提取装置提取的一个频段的控制装置的一个控制信号的格式变换为一种该提取装置的格式，并用于将变换格式的控制信号输出到该提取装置的变换装置。
根据本发明的另一方面，提供了一种数字解调通信方法，其中将指定由提取装置提取的一个频段的控制装置的一个控制信号的格式变换为一种该提取装置的格式，并且将被变换的控制信号输出到该提取装置。
图1是一个表示一个采用本发明的一个数字通信解调器的接收机构成的框图；图2是一个表示如图1所示的一个格式变换电路53的构成的框图；图3是一个表示采用本发明的数字通信解调器的接收机的另一实施例构成的框图；图4是一个表示一个采用本发明的数字通信解调器的接收机的再一实施例构成的框图；和图5是一个表示一个常规接收机构成的框图。
图1表示一个采用本发明的一个数字通信解调器的接收机的构成。在图1中，相应于图5中所示的部件用相同的参考标号表示。
基本上该接收机也由天线1、变换器2、调谐器3、数字解调电路4、误差校正电路5、传送电路6、MPEG译码器7、主CPU8和输入部分9所构成。
调谐器3具有一乘法器21，该乘法器将来自变换器2的一个输出与来自振荡器29的一个输出相乘，并输出由此得到的乘积。AGC电路22根据来自数字解调电路4中的QPSK解调电路43的一个控制信号来控制乘法器21的输出，从而使乘法器21的输出保持在一个预置电平上。将AGC电路23的一个输出提供给乘法器23和24。乘法器24使来自AGC电路22的输出与一个来自振荡器25输出的一个预置频率的信号相乘。因此乘法器24输出一个I信号分量。乘法器23使来自AGC电路22的输出与通过相移器26而使来自振荡器25的信号相位相移90°而得到的一个信号相乘。因此乘法器23输出一个Q信号分量。
相位比较器27将来自分频器30的一个输出的相位与自时钟发生电路31输出的一个参考时钟的相位进行比较。相位比较器27向环路滤波器28输出一个相应于来自分频器30的输出中的一个相位误差的信号。环路波波器28平滑该输入相位误差信号并向压控振荡器29输出被平滑的信号。压控振荡器29产生一个具有一个相应于来自环路滤波器28的控制信号的相位的信号并向乘法器21输出所产生的信号。经分频器30分频后，还将来自压控振荡器29的输出提供给相位比较器27。
由调谐器3的乘法器23和24输出的Q和I信号分量通过低通滤波器11和12被分别输入到数字解调电路4的A/D变换器41和42。A/D变换器41和42将模拟形式的输入信号变换为数字形式并将所变换的信号提供给QPSK解调电路43。QPSK解调电路43对自A/D变换器41和42输入的每个Q和I信号分量进行解调，并向误差校正电路5输出该解调信号。
QPSK解调电路43中插入了一个自动频率控制(AFC)电路44，该电路检测由调谐器3所接收信号的频率和由主CPU8所指定的接收频率之差，并输出一个相应于该差值的信号(AFC信号)。这个AFC信号通过加法器52提供给格式变换电路53以变换为一种输出到分频器30的3线格式信号。一个由主CPU8输出的一种CPU格式的控制信号通过一条总线提供给CPU接口51，并且通过加法器52提供给格式变换电路53。
图2示出了一个格式变换电路53的例子的构成。在这个实施例中，格式变换电路53由27个选择器71-1至71-27和28个D型触发器72-1至72-28串联连接而构成。
另一方面，图1所示的实施例的构成与图5所示的构成相同。
如上所述接收机的工作描述如下。当操纵输入部分9以通知主CPU8去接收一个被预置的广播时，主CPU8通过CPU接口51和加法器52向格式变换电路53输出一个用于接收该广播的控制信号。这个控制信号由CPU格式的28位数据所构成。整个28位数据均可由主CPU8输出。但是，如果该28位数据的某些位被固定的，则主CPU8只输出除该固定位之外的位。
如图2所示的格式变换电路53中，最低有效位(LSB)通过一个连接到D触发器72-1的D端的FO终端输入，最高有效位(MSB)通过一个连接到选择器71-27的A端的P3终端输入。选择器71-19和71-20的A端被固定在一个高位电平上(即，逻辑1)，同时选择器71-21和71-26的A端被固定在一个低位电平上(即，逻辑0)。
输出完28位控制数据后，主CPU8将一个负载终端的电平设置到一个预置时间。将由此设置的负载信号经缓冲器73输入到选择器71-1至71-27的S终端。此时，选择器71-1至71-27接收通过A终端输入的该控制数据输入的相应位。该数据的该位从选择器71-1至71-27的X端送到分别跟随选择器71-1至71-27的D触发器72-2至72-28的D端。此时，主CPU8还通过一个串行时钟端提供一个串行时钟以使D触发器72-1至72-28接受该控制数据位。
接下来，当主CPU8将该负载信号设置为高电平时，选择器71-1至71-27选择自分别跟随选择器71-1至71-27的D触发器72-1至72-27的Q端的输出作为通过它们的B端的输入。选择器71-1至71-27将这些输出提供给分别跟随选择器71-1至71-27的D触发器72-2至72-28的D端。此时，主CPU8还通过该串行时钟端提供串行时钟，这样，该28位控制数据通过一个串行数据端以MSB至LSB的顺序串行输出。
该控制数据从格式变换电路53提供给调谐器3的分频器30以将其分频比设置到一个预置值。
分频器30以一个预置值来对自振荡器29输出的一个预置频率的时钟进行分频，并将所分频的时钟输出到相位比较器27。相位比较器27将由分频器30提供的信号的相位与自时钟发生电路31输出的参考时钟的相位相比较，并将该相应的相位误差信号输出。环路滤波器28平滑该相位误差信号，并将该平滑信号作为一个控制信号向振荡器29输出。振荡器29产生一个具有相应于由环路滤波器28提供的该控制信号的一个相位和频率的信号。
具有以上述方式由相位比较器27、环路滤波器28、振荡器29和分频器30所构成的PLL电路所设置的一个预置频率的该信号被输入到乘法器21以与由变换器2提供的信号相乘。因此在自变换器2所提供的频率多路复用信号中，可得到作为乘法器21的输出的由用户操作输入部分9所指定的广播信号的基带信号。这个信号由AGC电路22控制在一个预置电平上，并随后输入到乘法器23和24。
乘法器23和24将这个信号与由振荡器25产生和输出并且相互间相位相差90°的信号相乘。因而分别自乘法器23和24输出QPSK调制信号的Q和I信号分量。
该Q和I信号分量由低通滤波器11和12平滑，并且通过数字解调电路4的A/D变换器41和42被从模拟形式变换成数字形式。之后，将这些信号分量输入到QPSK解调电路43。QPSK解调电路43以一种QPSK解调方式解调I和Q信号分量，并将该调信号输出到误差校正电路5。
例如，QPSK解调电路43的构成可以采诸如在日本专利申请63-48469中所公开的构成。
QPSK解调电路43的AFC电路44检测来自正常信号的输入信号的一个频率误差并产生一个用于校正该误差的一个AFC信号。该AFC信号与来自CPU接口51的控制信号的和(组合)由加法器52得到，并被输入到格式变换电路53以使其变换成一个3线格式的信号，被变换的信号输入到分频器30。分频器30根据该控制信号改变分频比。因此，如果存在一个所指定频率的接收频率误差，则可自动地校正该误差。
QPSK解调电路43向AGC电路22输出一个控制信号从使自A/D变换器41和42所提供的每个信号的电平是在一个预置电平上。AGC电路22控制自乘法器21提供的信号的电平。
误差校正电路5校正自QPSK解调电路43提供的信号中的误差，并向传送电路6输出校正信号。传送电路6将由误差校正电路5提供的该数字信号分离成音频数据组和视频数据包。如果该数据被扰乱，则在其被输出到MPEG译码器7之前进行解扰。MPEG译码器7对每个输入视频和音频数据译码并将该译码数据输出。
主CPU8通过总线适当地控制数字解调电路4、误差校正电路5、传送电路6和MPEG译码器7。
一旦主CPU8向格式变换电路53输出调谐控制数据，则格式变换电路53随后执行调谐控制。因此，主CPU8在输出该调谐控制数据之后可立即开始任何其它的控制。
图3示出了本发明的另一实施例，与图1所示实施例的不同之处仅仅是在本实施例中来自CPU接口51的一个输出被送到一个只读存贮器(ROM)81，并且在本实施例中来自ROM81的一个输出通过加法器52提供给格式变换电路51。
在本实施例中，由调谐器3接收的信号频率的数据被预先写在ROM81中。因此，主CPU8可以仅指定一个信号以使调谐器3以一个在ROM81中所预先存贮的数据中的预置频率接收的信号。由调谐器3接收的频段数大约是50。因此，用来由主CPU8读出的在ROM81中所存贮的预置值的必须位数最高是8位。
一个随机存取存贮器(RAM)可用来替代ROM81。在这种情况下，例如，当电源开启时，主CPU81将预置数据写在该RAM中。因此，主CPU8从写在RAM中的数据中读出预置的数据项。
图4示出了本发明的另一实施例，其中数字解调电路4和误差校正电路5被插在一个集成电路(IC)92中。调谐器3和IC92被容纳在一个金属管壳中形成一个调谐器部件91。该调谐器3和IC92按照该3线格式连接在调谐器部件91的一个基底上。主CPU8通过一条总线访问IC92并通过IC92控制调谐器3。
通过采用这样一种结构改善了控制这些部件的该装置。
作为该3线格式的调谐器3，可使用，例如，Motorela的MS12210(商品名称)，一种串行输入PLL频率合成器，或GEC plessey Semiconductors的2.7GHz低相位噪声频率合成器，SP5658(商品名称)。
可由一种普通的3线系统控制并可用作调谐器3的产品已经投放市场，在低成本的情况下可将这种产品的一种直接用于本发明的装置中。
根据一个用于接收来自一个广播卫星的广播的一个接收机的应用描述了本发明。但是，本发明不局限于上述应用，它还可应用于一个所接收的频率复合信号的一个频段中提取一个信号的其它装置中。
在本发明的数字通信解调器和数字通信解调方法中，在其被输出到该提取装置之前，用于指定一个频段的该控制装置的一个控制信号的格式被变换成该提取装置的格式，在该频段中该提取装置提取一个信号。因此，该装置可以简化排列以减少该CPU的负荷。
权利要求
1.一种数字通信解调器，包括提取装置，用于从一个被频率多路复用的频段组中的多个信号的一个信号中提取一个指定频段内的信号；解调装置，用于对一个由所述提取装置提取的一个预置频段中的信号进行数字解调；和控制装置，用于以一个预置格式的控制信号控制所述提取装置和所述解调装置；其中所述解调装置包括用于将指定由所述提取装置提取的一个频段的所述控制装置的控制信号中的一个信号的格式转换成所述提取装置的格式，并用于将该格式变换控制信号输出到所述提取装置的变换装置。
2.如权利要求1的一种数字通信解调器，所述解调装置进一步包括检测装置，用于检测由所述提取装置提取的信号的一个频率误差，并用于输出一个相应于该误差的信号；和复合装置，用于将自所述检测装置输出的信号与所述控制装置的控制信号相复合，并向所述变换装置提供该复合信号。
3.如权利要求1的一种数字通信解调器，进一步包括用于存贮一个指定由所述提取装置提取的一个频段的所述控制装置的控制信号和相应于该控制信号由所述提取装置设置的一个值之间的关系，并用于输出所设置的相应于该控制信号的值的存贮装置。
4.如权利要求1的一种数字通信解调器，进一步包括误差校正装置，用于校正一个来自所述解调装置的一个输出中的误差；分离装置，用于从所述误差校正装置的一个输出中分离音频数据和视频数据；和译码装置，用于对由所述分离装置所分离的音频数据和视频数据进行译码。
5.如权利要求4的一种数字通信解调器，其中所述控制装置包括一个通过一条总线来控制所述解调装置、所述误差校正装置和所述分离装置的中央处理器；并且其中所述变换装置将所述中央处理器的一个控制信号的格式变换成一种所述提取装置的3线格式。
6.一种用于处理一个数字通信解调器的方法，所述方法包括如下步骤从一个被频率多路复用的频段组中的多个信号的一个信号中提取一个指定频段内的信号；数字地解调在所述提取步骤中所提取的在一个预置频段内的信号；和用一个预置格式的控制信号控制在所述提取和解调步骤中的处理；其中所述解调步骤包括将指定在所述提取步骤中提取的一个频段的所述控制步骤中的若干控制信号中的一个信号的格式变换成一个所述提取步骤的格式，并输出用于在所述提取步骤中处理的变换格式的控制信号的步骤。
7.如权利要求6的一种方法，其中所述解调步骤进一步包括检测在所述提取步骤中提取的信号的一个频率误差，并输出一个相应于该误差的信号；和复合在所述检测步骤中输出的信号和所述控制步骤的控制信号，并且提供用于在所述变换步骤中处理的该复合信号。
8.如权利要求6的一种方法，进一步包括用于存贮一个指定在所述提取步骤中提取的一个频段的所述控制步骤的控制信号和相应于该控制信号在所述提取步骤中所设置的一个值之间的关系，并输出所设置的相应于该控制信号的值的步骤。
9.如权利要求6的一种方法，进一步包括如下步骤校正一个来自所述解调步骤的一个输出中的误差；分离在所述误差校正步骤中所校正的输出中的音频数据和视频数据；和对在所述分离步骤中分离的音频数据和视频数据进行译码。
10.一种用于对由一个调谐器从一个被频率多路复用的频段组中的若干信号的一个信号中提取的一个指定频段内的一个信号数字地解调的数字通信电路，所述数字通信电路包括一个模拟-数字变换电路，用于对由该调谐器提供的I信号分量和Q信号分量执行模拟-数字变换；一个解调电路，用于以一种四相移相键控方式对自所述模拟-数字变换电路输出的一个信号进行解调；一个接口，用于接受一个自一个外部电路提供的控制信号；一个格式变换电路，用于变换来自所述接口的控制信号的格式，并用于输出变换格式的控制信号；和一个输出部分，用于输出格式变换的控制信号。
11.如权利要求10的一种数字通信电路，进一步包括一个自动频率控制电路，用于检测由所述调谐器接收的一个信号的频率和由所述控制电路所指定的一个频率之间的差，并且用于输出一个相应于该差值的检测信号；和一个复合电路，用于复合该检测信号和来自所述控制电路的控制信号，并用于向所述格式变换电路提供该复合信号。
12.如权利要求10的一种数字通信电路，进一步包括一个存贮电路，用于存贮一个指定由所述调谐器提取的一个频段的所述控制电路的控制信号和相应于该控制信号由所述调谐器设置的一个值之间的关系，并用于输出所设置的相应于该控制信号的值；和一个复合电路，用于根据来自所述控制电路的控制信号复合来自所述控制电路的控制信号和自所述存贮电路读出的设置值，并用于向所述格式变换电路提供该复合信号。
全文摘要
一种为了减少CPU的负荷而设计的解调器及解调方法。一个主CPU通过一条总线控制一个数字解调电路、一个误差校正电路、一个传送电路和一个MPEG译码器。当它指示一个调谐器执行调谐操作时,该主CPU通过一个CPU接口向一个格式变换电路输出一个控制信号。该格式变换电路将该控制信号的格式变换成一种3线格式并向该调谐器的分频器输出所变换的信号。
文档编号H04L27/22GK1169631SQ97113470
公开日1998年1月7日 申请日期1997年5月2日 优先权日1996年5月2日
发明者若松正孝 申请人:索尼公司