专利名称：图像处理装置的制作方法
技术领域：
本发明涉及图像处理装置。
有关电视电话和电视会议系统等通信线路的传输速度慢，庞大的图像数据的传输必须符号化处理。作为可采用的符号化方式，我们知道的ITU-T(International Telecommunication Union-TelecommunicationStandardization Sector国际电气通信联合.电气通信标准化部门)的建议有H.261和H.263。这些建议规定CIF(common IntermediateFormat通用中间格式)和QCIF(Quarter CIF四分之一通用中间格式)。CIF图像是由352×288个像素构成，QCIF图像是由176×144个像素构成。在符号化数据的发送，接收中使用BCH(Bose-Chaudhuri-Hocquenghem Code错误检测校正代码)，这也是在这些建议中规定的。并且，彩色静止图像的国际标准的JPEG(Joint Photographic CodingExperts Group联合图像编码专家组)和媒体综合系统动画压缩的国际标准的MPEG(Moving Picture Experts Group运动图像专家组)是被赋予ISO(International organization for Standardization国际标准化机构)的专家组名称的，作为符号化方式已被我们所知晓。
符号化处理形成的符号化数据通过译码处理变换成模拟映像信号。以往，分别作成为进行图像的符号化处理的装置即编码器和为进行图像的译码处理的装置即译码器。
如上所述，以往由于分别作成图像的编码器和译码器，需要2倍的设计费用，使相关的图像处理系统的成本提高了。并且存在不能够灵活地对应各种各样的应用的问题。
本发明的目的是提供用一种硬件可实现多种功能的图像处理装置。
为达到该目的，本发明的图像处理装置如都习惯的编码器和译码器那样，对符号化处理和译码处理，在最大限度共用硬件资源的同时，使之成为转换数据流方向的装置。
并且，本发明的图像处理装置即成为接收为了符号化数据的同步传输而由外部设备发送的传输时钟信号的从装置，又成为能够自己发送传输时钟信号的主装置那样，使之成为转换传输时钟信号的发送，接收功能的装置。
如按照本发明，例如可实现将由担任图像处理系统全部的控制的系统控制器接收到的传输时钟信号同步，发送符号化数据的从编码器的功能，在不存在系统控制时，将随着符号化数据的传输时钟信号向译码器发送的主编码器的功能，和接收自编码器发送来的符号化数据和传输时钟信号的从译码器的功能，和向编码器同步输出符号化数据那样发送传输时钟信号的主译码器的功能。而且，可转换表示开始或结束符号化处理的定时信号的发送功能和接收功能。
附图的简要说明
图1表示有关本发明的图像处理装置的构成例的框图。
图2是利用了图1的构成的图像处理系统的框图。
图3是利用了图1的构成的另一图像处理系统的框图。
图4是利用了图1的构成的声音·图像处理系统的框图。
图5表示图1中的第一数据传送控制器的一部分的详细构成例的框图。
图6A及图6B表示图5中的线(line)数变换器的内部连接的说明图，图6A是为编码器的配置，图6B是为译码器的配置。
图7表示在图6A的编码器配置中的第一存储器的工作的计时图表。
图8表示在图6B的译码器配置中的第一存储器的工作的计时图表。
图9表示图6A及图6B中的第二存储器的工作的计时图表，表示处理CIF图像的情况。
图10表示图6A及图6B中的第二存储器的工作的计时图表，表示处理QCIF图像的情况。
图11表示图1中的第二数据传送控制器的一部分的详细构成例的框图。
下面，参照附图详细说明本发明。
图1表示有关本发明的图像处理装置的构成例。图1中的图像处理装置10是包括为进行图象符号化处理的编码器和为进行图像译码处理的译码器的装置，它设置程序存储器100，和处理单元101，和ADC/DAC(analog-to-digital conversion/digital-to-analog conversion模数变换/数模变换)单元(以下称变换单元)102，和第一缓冲存储器103，和数据存储器104，和第二缓冲存储器105，和数据传送控制单元106，和处理控制单元107和状态模式控制单元108。
程序存储器100决定图像处理装置10的符号化方式，存储图像的符号化程序和译码程序。
变换单元102具有将提供的模拟映像信号PICT变换成数字的图象数据的功能和将数字的图像数据变换成模拟映像信号PICT的功能。
第一缓冲存储器103是通过变换单元102使AD变换成的相当1信息组的数字的图像数据，或是为通过变换单元102应该使DA变换的相当1信息组的图像数据暂时存储的信息组缓冲存储器，例如用SRAM(staticrandom access memory静态随机存取存储器)构成。
数据存储器104是为了存储成为符号化处理对象的图像数据，或是可使译码处理形成的图像数据的存储器，例如用DRAM(dynamic randomaccess memory动态随机存取存储器)构成。
处理单元101是由为使用来自程序存储器100下载的程序，处理图像数据的处理器构成的编码/译码单元，具有从数据存储器104读出图像数据，并且符号化处理该读出的图像数据的功能，和将提供的符号化数据译码处理，并且可通过该译码处理将图像数据写入数据存储器104的功能。
第二缓冲存储器105是为通过处理单元101使符号化处理形成的符号化数据，或是将由外部供给的符号化数据暂时存储的速率缓冲存储器，例如用静态随机存取存储器(SRAM)构成。
数据传送控制单元106是由第一数据传送控制器201和第二数据传送控制器202构成。第一数据传送控制器201是控制变换单元102和第一缓冲存储器103之间的图像数据的传送，和第一缓冲存储器103和数据存储器104之间的图像数据的传送。图1中的DREQ是由处理单元101向第一数据传送控制器201发行的数据传送要求信号，是表示新图像数据的传送要求的信号。第二数据传送控制器202是控制处理单元101与第二缓冲存储器105之间的符号化数据的传送和第二缓冲存储器105的符号化数据的输入输出的控制器。有关该输入输出的符号化数据是位流STAM。
处理控制单元107由时钟发送、接收器211和时钟频率检测器212，和编码频率控制器213，和时间控制器214构成。时钟发送、接收器211具有以下功能在图像处理装置10为编码器时，向外部设备同步输入由速率缓冲存储器105输出的位流STRM那样，在图像处理装置10为译码器时，将应该向速率缓冲存储器105输入的位流STRM，向外部设备同步输出那样，分别发送传输时钟信号TCLK的主功能，和接收由外部设备供给的传输时钟信号TCLK并且对该接收到的传输时钟信号同步，如进行位流STRM的输入输出那样，将该接收到的传输时钟信号，供给第二数据传送控制器202的从属功能。时钟频率检测器212用该图像处理装置10的内部时钟信号ICLK检测通过时钟发送、接收器211接收到的传输时钟信号TCLK的频率。编码频率控制器213按照通过时钟频率检测器212检测出的频率，用处理单元101控制符号化处理形成的符号化数据的量。时间控制器214具有以下功能在图像处理装置10为编码器时，将开始或是结束的处理单元101的符号化处理传给外部设备那样，在图像处理装置10为译码器时，使向外部设备开始或是结束符号化处理那样，分别发送定时信号START/STOP的发送功能，和接收由外部设备提供的定时信号START/STOP，并且，象在处理单元101使开始或结束的符号化处理或是译码处理那样，将该接收到的定时信号提供给处理单元101的接收功能。
状态模式控制单元108按照由开关电路11提供的编码器/译码器的转换信号E/D，象转换图像数据及符号化数据的流向那样，变更数据传送控制单元106的组态，并且，指定处理单元101及变换单元102的各功能。并且，状态模式控制单元108具有象按照提供的主/从设定信号M/S转换处理控制单元107的功能那样，变更该处理控制单元107的组态功能。例如，如果E/D＝“H”并且M/S＝“H”，选择主编码器的组态；如果E/D＝“H”并且M/S＝“L”，选择从编码器的组态；如果E/D＝“L”，并且M/S＝“H”，选择主译码器的组态；如果E/D＝“L”，并且M/S＝“L”，选择从译码器的组态。
首先，说明选择了主编码器的组态时的工作。由程序存储器100对处理单元101，使图像符号化用的程序下载。时间控制器214，在使处理单元101开始符号化处理那样向该处理单元101提供信号，同时，发送表示符号化处理开始了的定时信号START。变换单元102将提供的模拟映像信号PICT变换成数字的图像数据。第一数据传送控制器201通过变换单元102定期取入数字化了的图像数据，将该取入的图像数据写入第一缓冲存储器103。还有，第一数据传送控制器201由处理单元101接收数据传送要求信号DREQ和在第一缓冲存储器103已经存储的相当一个信息组的图像数据作为条件，由第一缓冲存储器103向数据存储器104高速传送图像数据。处理单元101从数据存储器104中读出图像数据，符号化处理该读出的图像数据。使符号化处理形成的符号化数据，通过第二数据传送控制器202写入第二缓冲存储器105。并且，第二数据传送控制器202从第二缓冲存储器105中读出符号化数据，将该读出的符号化数据作为位流STRM输出。时钟发送、接收器211发送对位流STRM同步的传输时钟信号TCLK。通过以上的主编码工作，得到由图像处理装置10发送的对传输时钟信号TCLK同步了的位流STRM。结束符号化处理时，时间控制器214象对处理单元101结束符号化处理那样，对该处理单元101提供信号，同时，发送表示符号化处理结束了的定时信号STOP。
下面，说明选择了从编码器的组态时的工作。当时间控制器214接收促使开始符号化处理的定时信号START时，使在处理单元101开始符号化处理那样，向处理单元101提供该接收到的定时信号。由变换单元102开始直到第二缓冲存储器105的数据传送路线与主编码器是同样的。时钟发送、接收器211接收由外部供给的传输时钟信号TCLK，向第二数据传送控制器202提供该接收到的传输时钟信号。第二数据传送控制器202从第二缓冲存储器105中读出符号化数据，将该读出的符号化数据作为位流STRM，通过时钟发送、接收器211同步输出接收到的传输时钟信号TCLK。时钟频率检测器212使用内部时钟信号ICLK检测由时钟发送、接收器211接收到的传输时钟信号TCLK的频率。编码频率控制器213按照由时钟频率检测器212检测出的频率，控制通过处理单元101符号化处理形成的符号化数据的量。通过以上从编码的工作，得到对图像处理装置10提供的传输时钟信号TCLK同步的位流STRM。时间控制器214当接收促使结束符号化处理的定时信号STOP时，向处理单元101供给使处理单元101结束符号化处理那样的该接收到的定时信号。
下面，说明选择从译码器的组态时的工作。由程序存储器100向处理单元101下载图像译码用的程序。时间控制器214当接收表示开始符号化处理的定时信号START时，就向处理单元101供给使处理单元101开始译码处理那样的该接收到的定时信号。时钟发送、接收器211接收由外部供给的传输时钟信号TCLK，向第二数据传送控制器202供给该接收到的传输时钟信号。第二数据传送控制器202，对通过时钟发送、接收器211接收到的传输时钟信号TCLK同步输入由外部提供的位流STRM，将该输入的位流作为符号化数据写入速率缓冲存储器105。而且，第二数据传送控制器202按照处理单元101的要求，向处理单元101传送在速率缓冲存储器105存储的符号化数据。处理单元101译码处理由速率缓冲存储器105供给的符号化数据，向数据存储器104写入通过该译码处理形成的图像数据。并且，处理单元101向第一数据传送控制器201提供数据传送要求信号DREQ。第一数据传送控制器201当接收来自处理单元101的数据传送要求信号DREQ时，由数据存储器104向第一缓冲存储器103高速传送图像数据。并且，第一数据传送控制器201由第一缓冲存储器103定期读出图像数据，向变换单元102供给该读出的图像数据。变换单元102向模拟映像信号PICT变换输出供给的数字的图像数据。通过以上的从译码工作，得到对图像处理装置10提供的对传输时钟信号TCLK同步的模拟映像信号PICT。时间控制器214当接收表示符号化处理结束了的定时信号STOP时，向处理单元101供给使处理单元101结束译码处理那样的该接收到的定时信号。
最后，说明选择主译码器的组态时的工作。时间控制器214向编码器发送促使开始符号化处理的定时信号START的同时，使处理单元101开始译码处理那样向该处理单元101提供信号。时钟发送、接收器211将应该向第二缓冲存储器105输入的位流STRM向编码器同步输出那样，发送传输时钟信号TCLK。从第二缓冲存储器105直到变换单元102的数据的传送路线与从译码器的情况相同。通过以上主译码工作，得到由图像处理装置10发送的对传输时钟信号TCLK同步了的模拟映像信号PICT。在结束符号化处理时，时间控制器214发送促使结束符号化处理的定时信号STOP的同时，使处理单元101结束译码处理那样向该处理单元101提供信号。
如上所述，如按照图1，与外部来的信号相对应的一部分电路改变其性质，由此，用同一配置的装置，可进行4种不同的处理。与此伴随而来的是可对应多种应用，因此，可削减元件数量。
图2表示利用图1的构成的图像处理系统。在图2中第一图像装置10a和第二图像装置10b直接连结。第一及第二图像装置10a、10b的各内部构成按照图1那样。在第一图像处理装置10a中，使设定信号M/S的输入端上拉，并且由于提供来自开关电路11a的“H”转换信号E/D，使选择主编码器的组态。在第二图像处理装置10b中，使设定信号M/S的输入端下拉，并且由于提供来自开关电路11b的“L”转换信号E/D，使选择从译码器的组态。
如按照图2的构成，即使没有系统控制，由于第一图像处理装置10a为主编码器，也能够使图像处理系统全部同步工作。
图3表示利用了图1的构成的另一图像处理系统。在图3中也将第一图像装置10a和第二图像装置10b直接连结。但是，在第一图像处理装置10a中，使设定信号M/S的输入端下拉，并且由于提供来自开关电路11a的“H”转换信号E/D，使选择从编码器的组态。在第二图像处理装置10b中，使设定信号M/S的输入端上拉，并且由于提供来自开关电路11b的“L”转换信号E/D，使选择主译码器的组态。
如按照图3的构成，由于第二图像处理装置10b为主译码器，可使图像处理系统全部同步工作。还有，由于是主译码器的第二图像处理装置10b发送传输时钟信号TCLK，是从编码器的第一图像处理装置10a发送定时信号START/STOP，也可以实现第一图像处理装置10a和第二图像处理装置10b的握手信号。
图4表示利用了图1的构成的声音·图像处理系统。图4的系统是用第一图像处理装置10a，第二图像处理装置10b，声音编码器12，系统控制器14和声音·图像译码器16构成。系统控制器14包括为供给“L”的设定信号M/S的状态模式控制器110。第一及第二图像处理装置10a、10b的各内部构成按照图1那样。在第一图像处理装置10a中，由系统控制器14供给“L”的设定信号M/S，并且由于提供来自开关电路11a的“H”转换信号M/D，使选择从编码器的组态。在第二图像处理装置10b中，也同样选择从编码器的组态。系统控制器14还包括，为供给传输时钟信号TCLK的时钟发送器111，和为供给定时信号START/STOP的时间信号发送器112，和为接收来自第一及第二图像处理装置10a、10b的各位流STRM即符号化了的图像数据的图像数据接收器113，和为接收来自声音编码器12的符号化了的声音数据的声音数据接收器114，和为以信息包单位生成使多重化了的声音·图像数据的数据多重化器115和为向声音·图像译码器16发送使多重化了的数据的发送器116。
这里，系统控制器14和声音·图像译码器16之间的传输线路的通信速度是192Kbps，分别分配给第一图像处理装置10a的图像符号化数据为128Kbps，分配给声音编码器12的声音符号化数据为64Kbps。时钟发送器111供给频率128KHz(重复周期约7·81μs)且占空比50％的传输时钟信号TCLK。分别由第一图像处理装置10a符号化处理模拟映像信号PICT1，声音编码器12符号化处理模拟声音信号AUDIO。如按照图1，在第一图像处理装置10a中，时钟发送、接收器211向时钟频率检测器212供给由系统控制器14供给的传输时钟信号TCLK。时钟频率检测器212使用例如频率20MHz(重复周期50ns)的内部时钟信号ICLK检测出通过时钟发送、接收器211接收到的传输时钟信号TCLK的频率。具体来说，时钟频率检测器212仅传输时钟信号TCLK的“H”期间，计数内部时钟信号ICLK的脉冲。由于用本例的传输时钟信号TCLK，“H”的期间的长度约3.19μs，计数约为78，由该计数检测出传输时钟信号TCLK的频率是128KHz。编码频率控制器213按照由时钟频率检测器212检测出的频率，在处理单元101控制符号化处理成的符号化数据的量。因此，由第一图像处理装置10a向系统控制器14供给那样控制128Kbps的图像符号化数据。
也可以分别分配给第一图像处理装置10a的图像符号化数据，第二图像处理装置10b的图像符号化数据以及声音编码器12的声音符号化数据64Kbps。在这种情况下，由时钟发送器111供给的传输时钟信号TCLK的频率变更为64KHz(重复周期约15.62μs)。分别由第一图像处理装置10a符号化处理模拟映像信号PICT1，第二图像处理装置10b符号化处理模拟映像信号PICT2，声音编码器12符号化处理模拟声音信号AUDIO。在第一图像处理装置10a中，时钟频率检测器212仅传输时钟信号TCLK的“H”期间，计数内部时钟信号ICLK的脉冲。由于用本例的传输时钟信号TCLK，“H”期间的长度约7.81μs，计数约为156，由该计数检测出传输时钟信号TCLK的频率是64KHz。因此，由第一图像处理装置10a向系统控制器14供给那样控制64Kbps的图像符号化数据。第二图像处理装置10b也同样供给64Kbps的图像符号化数据。
如上所述，如按照图4的构成，由于第一图像处理装置10a和第二图像处理装置10b为从编码器，在系统控制器14的控制下能够使图像处理系统全部同步动作。并且，按照传输线路的通信速度能够控制图像的编码频率。还有，构成系统的图像处理装置、声音编码器以及声音·图像译码器的数量不限于上述例。
图5表示图1中的第一数据传送控制器201的一部分的详细构成例。图5中的线数变换器300为具有当图1的所述图像装置10为编码器时，对由变换单元102供给的图像数据施以作为前处理的线数变换之后，向第一缓冲存储器103供给该前处理完的图像数据的功能，和具有当图像装置10为译码器时，对由第一缓冲存储器103供给的图像数据施以作为后处理的线数变换之后，向变换单元102供给该后处理完的图像数据的功能的变换器；它包括第一多路转换器(MUX)301，和用与写速率不一样的速率进行数据的读出的第一SRAM(第一存储器)302，和第二多路转换器(MUX)303，和第三多路转换器(MUX)304，和作为延迟线路存储器功能的第二SRAM(第二存储器)305，和三个系数乘法器306、307、308，和加法器309，和为将16位字变换成2个8位字的PS(Parallel-to-serial并行-串行)变换器310和为将2个8位字变换成16位字的SP(serial-to-Parallel串行-并行)变换器311。
用模拟映像信号之一的NTSC(National Television SystemCommittee国家电视体制委员会)用视频信号定义的图像的1祯是用奇数半祯和偶数半祯构成，各半祯用720×240个像素构成。这时，变换单元102的采样频率是13.5MHz。另一方面，考虑处理单元101的方便，使CIF图像或是QCIF图像存储于信息组缓冲存储器103中。处理单元101的处理频率是例如27MHz。
图5中的线数变换器300具有即可将NTSC图像的240线按5∶6的比例向CIF图像的288线扩大，又可将NTSC图像的240线按5∶3的比例向QCIF图像的144线缩小，又可将CIF图像的288线按6∶5的比例向NTSC图像的240线缩小，又可将QCIF图像的144线按3∶5的比例向NTSC图像的240线扩大的功能。在这里，省略说明有关在图像的水平方向的像素的按比例放大及按比例缩小。还有，在当图1的图像装置10为译码器时，也可以象必必须将CIF图像存储于信息组缓冲存储器103中那样，使处理单元101工作。
图6A分别表示为编码器的线数变换器300的配置，图6B分别表示为译码器的线数变换器300的配置。根据图5中的第一～第三多路转换器301、303、304的工作，在为编码器组态时，第二SRAM305连结第一SRAM302的后段，在为译码器组态时，第二SRAM305连结第一SRAM302的前段，在CIF图像时，由两个系数乘法器306、307工作，在QCIF图像时，由三个系数乘法器306、307、308工作。
图7表示在图6A的编码器配置中的第一SRAM302的工作。如按照图7，第一SRAM302通过允许读出信号RE和允许写入信号WE的控制，用写速率的2倍的速率，进行数据的读出。因此，在1线(1H)的期间内，能够由第一SRAM302读出2线(2H)部分的数据。图中的m及n分别表示地址。
图8表示在图6B的译码器配置中的第一SRAM302的工作。如按照图8，第一SRAM302通过允许读出信号RE和允许写入信号WE的控制，用写速率的一半的速率，进行数据的读出。也就是，第一SRAM302能够在1线(1H)的期间的一半，将写入的数据在1线(1H)的期间输出。
图9表示编码器及译码器配置中的第二SRAM305的工作的图，表示处理CIF图像的情况。如按照图9，第二SRAM305是构成1线(1H)的延迟的存储器。
图10表示编码器及译码器配置中的第二SRAM305的工作的图，表示处理QCIF图像的情况。如按照图10，第二SRAM305读取地址n的数据，接着将其他的数据写入地址n，接着读取离开1线的地址n+192的数据，最后，将所述离开1线的地址n+192写入那样，控制刚才读取的数据。因此，第二SRAM305可作为1线(1H)及2线(2H)的延迟存储器的功能。还有，上述地址的置换(displacement)值[192]是表示第二SRAM305的1线部分的存储容量的例子。按照第二SRAM305的的构成变化。但是，该置换(displacement)值为QCIF图像的水平方向的像素[176]以上。
如上所述，如按照图5的构成，将同一硬件资源共用于符号化处理和译码处理，能够实现需要的线数变换。
图11表示图1中的第二数据传送控制器202的有关译码配置的一部分的详细构成例。如按照图11，第二数据传送控制器202包括为向第二缓冲存储器105供给地址的R/W(读出/写入)控制器401，和根据新的位流STRM和暂时存储于第二缓冲存储器105中的符号化数据之间的同步图形的对照，检测出有无确定帧同步，并且，在确定帧同步之后，仅根据位流STRM检测出帧同步偏移的帧同步检测器402；和为实行订正位流STRM的BCH错误订正的错误订正电路403；和为了没有采用帧同步期间，通过错误订正电路403，将错误订正前的输入位流STRM，和采用帧同步期间通过所述错误订正电路403，将错误订正的结果分别供给第二缓冲存储器105的多路转换器(MUX&SP)404；和为了在没有采用帧同步期间向帧同步检测器402供给由第二缓冲存储器105读出的符号化数据，在采用帧同步期间向处理单元101供给由第二缓冲存储器105读出的符号化数据的开关405。当采用帧同步时，通过同步确定信号SYLOCK，由帧同步检测器402传给R/W控制器401、多路转换器404及开关405。这时，错误订正电路403的结果为有效。还有，多路转换器404具有将错误订正之前或之后的位流STRM变换成8位字的功能。
如按照图11的构成，可共用第二缓冲存储器105暂时存储为检测帧同步的位流STRM和是译码处理的对象的错误订正结果。
还有，图1中的数据传送控制单元106和处理控制单元107，也能够用可组态的一个FPGA(field programmable gate array现场用户程序门阵列)构成。使该FPGA的内部组态按照存储于例如EPROM(electrically programmable read-only memory电可编程序只读存储器)的电路信息变更。
还有，在图1的例子中，虽然设置在图像处理装置10外部的开关11向状态模式控制单元108提供编码器/译码器的转换信号E/D，但是，图像处理装置10的内部寄存器也可以向状态模式控制单元108提供该转换信号E/D。例如保持该寄存器的信号是通过系统控制器设定。
权利要求
1.一种图像处理装置，是为进行图像符号化处理的编码器和为进行图像译码处理的译码器都有的图像处理装置，其特征在于包括具有将提供的模拟映像信号变换成数字的图像数据的功能和将数字的图像数据变换成模拟映像信号的功能的变换单元；和为暂时存储，通过所述变换单元使由模拟映像信号变换形成的图像数据，或是应该通过所述变换单元使变换成模拟映像信号的图像数据的第一缓冲存储器；和为存储，成为符号化处理对象的图像数据，或是使译码处理形成的图像数据的数据存储器；和具有从所述数据存储器读出图像数据并且符号化处理该读出的图像数据的功能和译码处理提供了的符号化数据并且将通过该译码处理形成的图像数据写入所述数据存储器的功能的处理单元；和为暂时存储，通过所述处理单元使符号化处理形成的符号化数据，或是由外部供给的符号化数据的第二缓冲存储器；和为控制所述变换单元和所述第一缓冲存储器之间的图像数据的传送，和控制所述第一缓冲存储器和所述数据存储器之间的图像数据的传送，和控制所述处理单元和所述第二缓冲存储器之间的符号化数据的传送，和控制所述第二缓冲存储器的符号化数据的输入输出的数据传送控制单元；和按照提供了的转换信号，象转换所述图像数据以及所述符号化数据的流向那样，变更所述数据传送控制单元的功能，并且为指定所述变换单元及所述处理单元的各功能的状态模式控制单元。
2.根据权利要求1所述的图像处理装置，其特征在于还包括具有在所述图像处理装置为编码器时，如向外部设备同步输入由所述第二缓冲存储器输出的符号化数据那样，在所述图像处理装置为译码器时，如向外部设备同步输出应该向所述第二缓冲存储器输入的符号化数据那样分别发送传输时钟信号的主功能，和具有对接收由外部设备供给的传输时钟信号并且对该接收到的传输时钟信号同步，进行所述第二缓冲存储器的符号化数据的输入输出那样向所述数据传送控制单元供给该接收到的传输时钟信号的从功能的时钟发送、接收器；所述状态模式控制单元还包括，按照提供的设定信号变更所述时钟发送、接收器功能的功能。
3.根据权利要求2所述的图像处理装置，其特征在于还包括为检测通过所述时钟发送、接收器接收到的传输时钟信号频率的时钟频率检测器；和按照所述时钟频率检测器检测出的频率，为用所述处理单元控制使符号化处理形成的符号化数据的量的编码频率控制器。
4.根据权利要求3所述的图像处理装置，其特征在于，所述时钟频率检测器使用所述图像处理装置的内部时钟信号检测所述传输时钟信号的频率。
5.根据权利要求1所述的图像处理装置，其特征在于还包括具有以下功能的时间控制器，当图像处理装置为编码器时，将所述处理单元的符号化处理是开始或是结束的信息传给外部设备那样，当图像处理装置为译码器时，向外部设备分别发送使符号化处理开始或是结束那样的定时信号的发送功能，和接收由外部设备供给的定时信号，并且，象在所述处理单元使符号化处理或是译码处理开始或结束那样，向所述处理单元提供所述接收到的定时信号的接收功能。所述状态模式控制单元还包括，按照提供的设定信号变更所述时间控制器功能的功能。
6.根据权利要求1所述的图像处理装置，其特征在于所述数据传送控制单元包括具有当所述图像装置为编码器时，对所述变换单元供给的图像数据施以作为前处理的线数变换之后，向所述第一缓冲存储器供给该前处理完的图像数据的功能，和具有当所述图像装置为译码器时，对所述第一缓冲存储器供给的图像数据施以作为后处理的线数变换之后，向所述变换单元供给该后处理完的图像数据的线数变换器；所述线数变换器具有，用与写速率不同的速率进行数据的读出的第一存储器；和所述第一存储器的前段及后段都可连接的作为延迟线存储器功能的第二存储器。
7.根据权利要求6所述的图像处理装置，其特征在于，所述第一存储器，当所述图像处理装置为编码器时，用写速率的2倍的速率进行数据的读出，并且当所述图象装置为译码器时，用写速率的一半的速率进行数据的读出那样的控制。
8.根据权利要求6所述的图像处理装置，其特征在于，所述第二存储器，象该第二存储器可构成1及2线的延迟存储器那样，读取该第二存储器的某地址的数据，将下一个另外的数据写入所述地址，读取下面离开1线的地址的数据，最后将刚才读取的数据写入所述离开1线的地址那样的控制。
9.根据权利要求1所述的图像处理装置，其特征在于，所述数据传送控制单元包括通过由外部新供给的符号化数据和所述第二缓冲存储器暂时存储的符号化数据之间的同步图形的对照，检测出有无确定帧同步，并且，根据帧同步确定之后由外部供给的符号化数据，为检测帧同步偏移的帧同步检测器；和为订正由外部供给的符号化数据的错误的错误订正电路；和为了没有采用帧同步期间通过所述错误订正电路，将错误订正前的符号化数据，和采用帧同步期间通过所述错误订正电路，将错误订正的结果分别供给所述第二缓冲存储器的多路转换器；和为了在没有采用帧同步期间向所述帧同步检测器供给由所述第二缓冲存储器读出的符号化数据，在采用帧同步期间向所述处理单元供给由所述第二缓冲存储器读出的符号化数据的开关。
10.一种图像处理装置，其特征在于包括为了符号化处理图像数据的处理单元；和为了暂时存储通过所述处理单元使符号化处理形成的符号化数据的缓冲存储器；和为了控制由所述处理单元向所述缓冲存储器的符号化数据的传送和来自所述缓冲存储器的符号化数据的输出的数据传送控制单元；和具有向外部设备同步输入由所述缓冲存储器输出的符号化数据那样发送传输时钟信号的主功能，和接收由外部设备供给的传输时钟信号并且对该接收到的传输时钟信号同步，使来自所述缓冲存储器的符号化数据输出那样，向所述数据传送控制单元供给该接收到的传输时钟信号的从功能的时钟发送、接收器；和为了按照提供的设定信号变更所述时钟发送、接收器的功能的状态模式控制单元。
11.一种图像处理装置，其特征在于包括为暂时存储由外部供给的符号化数据的缓冲存储器；和为译码处理由所述缓冲存储器提供的符号化数据的处理单元；和为控制向所述缓冲存储器的符号化数据的输入和由所述缓冲存储器向所述处理单元的符号化数据的传送的数据传送控制单元；和向外部设备同步输出应该向所述缓冲存储器输入的符号化数据那样发送传输时钟信号的主功能和接收由外部设备供给的传输时钟信号并且对该接收到的传输时钟信号同步，使向所述缓冲存储器输入符号化数据那样，向所述数据传送控制单元供给该接收到的传输时钟信号的从功能的时钟发送、接收器；和为了按照提供的设定信号变更所述时钟发送、接收器的功能的状态模式控制单元。
12.一种图像处理装置，其特征在于包括为符号化处理图像数据的处理单元；和具有向外部设备传递开始或是结束所述处理单元的符号化处理的信息那样，发送定时信号的发送功能和接收由外部设备供给的定时信号并且向所述处理单元供给象对所述处理单元开始或结束符号化处理那样的所述接收到的定时信号的接收功能的时间控制器；和为按照提供的设定信号，变更所述时间控制器的功能的状态模式控制单元。
13.一种图像处理装置，其特征在于包括为译码处理符号化数据的处理单元；和具有向外部设备发送开始或是结束符号化处理那样的定时信号的功能和接收由外部设备供给的定时信号并且具有向所述处理单元供给对所述处理单元开始或是结束译码处理那样的所述接收到的定时信号的功能的时间控制器；和为按照提供的设定信号变更所述时间控制器的功能的状态模式控制单元。
全文摘要
一种图像处理装置,设置具有模拟映像信号和数字图像之间双向变换功能的变换单元和具在图像数据的符号化处理功能和符号化数据的译码处理功能的处理单元。按照编码器/译码器的转换信号转换图像数据及符号化数据的流向的数据传送控制单元,并且按照主/从设定信号转换关联符号化数据的传输时钟信号等的控制信号的发送、接收功能的处理控制单元。
文档编号H04N7/50GK1202071SQ9810234
公开日1998年12月16日 申请日期1998年6月4日 优先权日1997年6月6日
发明者东岛胜义, 中岛弘雅, 孝桥靖雄, 藤本仁, 松本美佐子 申请人:松下电器产业株式会社