定长数据处理型接口设备的制作方法

专利名称：定长数据处理型接口设备的制作方法
技术领域：
本发明涉及定长数据处理型接口设备，更具体地，涉及一种适用于在SDH(同步数字系列)发送设备(物理层)和ATM(异步传输模式)处理设备(ATM层)之间接口的定长数据处理型接口设备，SDH发送设备以传输帧为单位按定长数据处理ATM信元，而ATM处理设备执行所需的数据处理，例如ATM信元上的运行、管理和维护处理等。
在当前的通信技术领域中，出于实现B-ISDN(宽带综合业务数据网)的目的，正在广泛地引入ATM通信技术，从而满足各种连接配置下的通信系统，比如高速(大容量)通信、诸如图象通信等的可变比特率通信、一对一(点对点)通信、一对n(一点对多点)通信(n是一个等于或大于2的整数)、n对n(多点对多点)通信等等，如众所周知。
例如，在SDH传输网络〔在北美称为SONET(同步光纤网)〕中，试图把用于各种通信业务的信号比如ATM信元(用于异步通信的定长数据)变换(存储)到SDH传输帧〔称为STM(同步传输模式)，或在SONET中称为STS(同步传输信号)〕的有效负载的一部分上，并发送该信号。
近来的一个要求是识别以ATM信元为单位变换到SDH传输帧(下面有时简称为传输帧)上的各个ATM信元，并且当如上述把ATM信元变换到传输帧上时甚至在SDH传输网络下执行运行、管理和维护〔诸如在OAM(运行、管理和维护)信元上终止处理等等数据(信元)处理〕。
例如如图36中所示，在配置成SDH传输网络100(本情况下为环形网)的SDH发送设备200和300之间需要一个ATM处理设备(数据处理设备)400，以执行上述的信元处理。此外，要求每个SDH发送设备200和300具有把ATM信号变换到传输帧上或者从传输帧取出(去变换)ATM信元的功能。
通常，环形网络100(SDH发送设备200和300)在某较低的分级层中容纳多个传输点(发送设备)，从而要求ATM处理设备400为每个上述的传输点执行上述的信元处理。
也就是说，例如，当多个SDH发送设备〔物理(PHY)层〕500-1至500-N(N是一个等于或大于2的整数，它们被认为是不同的传输点)连接到构造环形网络100的各个SDH发送设备200和300的较低分级层中时，需要具体地为每个SDH发送设备500-i(其中i=1至N)在每个传输帧上以每个PHY层500-i处理的较低层次独立地执行上述的信元处理〔每个PHY层500-i和SDH发送设备200和300中的STS信道(PHY号)#i(在较高层的传输帧中)不同〕。
这样，要求每个SDH发送设备200和300具有独立地为上述的每个STS信道#i在上述ATM信元上执行变换/去变换处理的功能，同时要求ATM处理设备400具有独立地为每个STS信道#i执行上述信元处理的功能。
每个SDH发送设备200和300如图37中所示具有，例如，变换/去变换(MAP/DMAP)单元200-i(各具有一个去变换部件201(302)和一个变换部件202(301))，而ATM处理设备400具有ATM信元处理部件(数据处理部件)400-i。
从而，每个SDH发送设备200和300可以通过变换/去变换(MAP/DMAP)部件200-i或300-i独立地为每个STS信道#i执行上述ATM信元上的变换/去变换处理，而ATM处理部件400可以通过ATM信元处理部件400-i独立地为每个STS信道#i执行上述信元处理。
例如，把由和SDH发送设备200连接的SDH发送设备(PHY层)500-1变换到传输帧上的ATM信元从该传输帧取到变换/去变换部件200-1的去变换部件201中，输入给ATM处理设备400中的ATM信元处理部件400-1，在该ATM信元处理部件400-1中进行上述信元处理，并且变换到和SDH发送设备300连接的PHY层500-1的传输帧中以供发送，SDH发送设备300是传输的目的地。
即，上述ATM处理设备400在用于每个PHY号#i的专用串行处理系统中对执行由每个PHY层500-i处理的传输帧(PHY号#i)内的ATM信元上的信元处理。顺便指出，通常，在其上以ATM信元为基(为单位)执行处理的部分(层次)称为“ATM层”，而在其上以传输帧为基执行处理的层次称为“物理(PHY)层”。
然而，由于每个ATM信元处理部件400-i专用于上述结构中某对应的PHY号#i，始终只能把变换到馈入的某传输帧上的某ATM信元从固定的传输点(例如，物理层和SDH发送设备200连接的物理层500-i)发送到固定的物理层(例如，和SDH发送设备300连接的物理层500-i)。即，只能一对一地连接PHY层500-i，从而不可能配置具有上述一对n通信、n对n通信等等各种连接配置的传输网络。
此外，当把STS信道#i的一部分用于高速(大容量)通信或者例如图象通信的可变比特率通信等等时，必须根据来自其它PHY号#i的传输率的差异为对应的PHY号#i修改ATM信元处理部件400-i，这不仅导致增大设备的尺寸而且还导致缺少灵活性。
鉴于上述问题，本发明的一个目的是提供一种定长数据处理型接口设备，它能对所有发送设备中任一发送设备所处理的定长数据执行数据处理，并且能把进行数据处理的该定长数据提供给任一发送设备，从而构建具有各种连接配置的并且灵活地依从各发送设备中定长数据传输能力的差异的传输网络。
从而本发明提供一种用于使多个各处理异步通信使用的定长数据的发送设备和一个对定长数据执行所需数据处理的数据处理设备接口的定长数据处理型接口设备，它包括一个接收数据管理部件和一个接收数据发送部件，接收数据管理部件用于从多个发送设备之中的任一发送设备接收定长数据以在该发送设备的标识信息的基础上为各个发送设备管理定长数据，接收数据发送设备用于把接收数据管理部件管理的定长数据以及标识信息一起发送到接收数据处理设备。
本发明的定长数据管理型接口设备提供下述好处(1)数据处理设备可对来自多个发送设备之中的任一发送设备的对所有发送设备都相同的定长数据执行数据处理。从而有可能通过该接口设备把多个发送设备连接到一个数据处理设备上，以实现确实具有不同连接配置的传输网络。
(2)由于该接口设备可以接收任何发送设备处理的定长数据，有可能以接口设备择优地从某个发送设备接收定长数据的方式灵活地顺从各个发送设备处理定长数据的传输能力的差异，该发送设备的定长数据的传输能力例如大于其它的发送设备。
上述接收数据管理部件最好具有一个用于接收的存储部件和一个接收接口部件，该用于接收的存储部件能把定长数据以及标识信息存储到发送设备上，该接收接口部件用于从任一发送设备接收定长数据、把定长数据和发送设备上的标识信息关联起来、及把定长数据和标识信息写入到用于接收的存储部件中以便为各个发送设备管理定长数据；而接收数据发送部件最好具有一个接收数据读出处理部件，用于读出由接收接口部件写入的定长数据并从用于接收的存储部件读出和该定长数据对应的标识信息以及把定长数据和标识信息发送到数据处理设备。
有可能以极为简单的结构实现上述的接收数据管理部件和接收数据发送部件。
上述接收接口部件可构造成一个允许发送型接收接口部件，用于根据发送设备中定长数据的保持状态对某任一的发送设备给出定长数据的发送许可，以便从该发送设备接收定长数据。
上述接收接口部件从而，例如，可从持有较多数量定长数据的某发送设备更频繁地接收定长数据。从而有可能确实地顺从每个发送设备掌握的定长数据传输能力的差异。
如果允许发送型接收接口部件具有一个接收串行决策处理部件，以用于从多个发送设备串行地接收有关保持状态的通知来判定应对其给出发送许可的发送设备，有可能确实地了解所有发送设备的定长数据的保持状态并从所有发送设备执行定长数据的接收处理。
此外，如果上述允许发送型接收接口具有一个接收并行决策处理部件，以用于从多个发送设备并行地接收有关保持状态通知来判定应对其给出发送许可的发送设备，该接口设备可以同时了解所有发送设备的定长数据的保持状态。从而有可能和具有上述接收串行决策处理部件的接口部件相比以更简单的结构以及更快地判定应对其给出上述发送许可的发送设备。
上述允许发送型接收接口部件可能既具有接收串行决策处理部件又具有接收并行决策处理部件，以选择性地使用二种决策处理部件中的一种。在这样的情况下，有可能顺从二种情况，即各个发送设备串行地通知定长数据的保持状态以及所有的发送设备并行地通知定长数据的保持状态，这大大地改进了本接口设备的灵活性和通用性。
可以把上述接收接口部件构造成允许接收型接收接口部件，以对发送设备通知用于接收的存储部件中的每个发送设备的定长数据的保持状态，并且从某任一发送设备接收定长数据的接收许可以便从该发送设备接收定长数据。
上述接收接口部件必须做的仅是从得到接收许可的某发送设备接收定长数据。从而有可能以更为简单的结构实现该接口设备。
如果允许接收型接收接口部件具有一个用于串行地对多个发送设备通知保持状态的接收串行通知处理部件，该接收接口部件可以顺序地向每个发送设备通知定长数据的保持状态。从而有可能确实地对所有的发送设备通知定长数据的保持状态。
如果允许接收型接收接口部件具有一个用于并行地对多个发送设备通知保持状态的接收并行通知处理部件，有可能同时向每个发送设备通知保持状态。从而，该接收接口部件可以比具有上述接收串行通知处理部件的允许接收型接收接口部件更为简单的结构以及更快速地通知保持状态。
上述允许接收型接收接口部件可以既具有接收串行通知处理部件又具有接收并行通知处理部件，以选择性地使用二种通知处理部件中的一种。在这样的情况下，有可能依从二种情况，即上述多个发送设备串行地接收有关保持状态的通知以及多个发送设备并行地接收通知，这大大地改进了本接口设备的灵活性和通用性。
上述接收接口部件可以既具有允许发送型接收接口部件又具有允许接收型接收接口部件，以选择性地使用其中一种接口部件。在这样的情况下，该接口设备可以常规地在二种情况下接收定长数据，即每个发送设备通过接受发送许可发送定长数据并且每个发送设备通过接受接收许可发送定长数据，这大大地改进了本接口设备的灵活性和通用性。
上述允许发送型接收接口部件可以既具有接收串行决策处理部件又具有接收并行决策处理部件以便选择性地使用其中的一种决策处理部件，而上述允许接收型接收接口部件可以既具有接收串行通知处理部件又具有接收并行通知处理部件以便选择性地使用其中的一种通知处理部件。在这样的情况下，有可能依从每个发送设备可能具有的各种结构，这大大地改进了本接口设备的灵活性和通用性。
上述用于接收的存储部件可用RAM构造。在这样的情况下，有可能用最小的存储容量管理各个发送设备的定长数据，这有助于减小本接口设备的尺寸。
该接口设备还可以具有一条用于从发送设备接收定长数据的数据线以及一条用于为了接收定长数据在接口设备和发送设备之间交换的控制信号的控制信号线，其中数据线和控制信号线是冗余的，从而分别是现行系统和备用系统。在这样的情况下，即使现行系统变为不能使用，接口设备可以通过使用备用系统继续接收定长数据，这大大有助于改进本接口设备的可靠性，并且进而改进数据处理系统的可靠性。
该接口设备还可以具有一个切换检测部件和一个废除处理部件，切换检测部件用于检测发生现行系统和备用系统之间的切换，废除处理部件用于在切换检测部件检测出发生切换时废除在发生切换的时刻接收到的定长数据。在这种情况，有可能防止在现行系统和备用系统之间发生切换时刻把不稳定状态下接收到的低可靠性的定长数据发送给数据处理设备，这改进了本接口设备的可靠性，也改进了数据处理设备的可靠性。
接收数据管理部件可以从一个发送设备接收定长数据，该发送设备不同于另一个在以前的接收处理中从其接收过定长数据的发送设备。在这样的情况下，有可能公平地从每个发送设备公平地接收定长数据，这大大地有助于改进接口设备的性能和可靠性。
接收数据发送部件可以具有一个输出处理停止部件，用于当数据处理设备停滞其它执行着定长数据的发送处理的发送设备的发送处理时停止对数据处理设备的定长数据输出处理。在这种情况下，这样有可能事先防止由于甚至在其它发送设备中停滞定长数据发送处理下仍向数据处理设备发送定长数据而造成的定长数据的损失(丢失)，这进一步改进数据处理设备数据处理的可靠性。
输出处理停止部件可在有多个其它发送设备下独立地禁止各个其它发送设备的输出处理。在这种情况下，本接口设备可以继续向未对其停滞发送处理的发送设备执行对其定址的定长数据发送处理，从而不必由于只停滞其它发送设备一部分的发送处理而停止所有定长数据的发送处理，这导致大大地提高定长数据的传输效率。
接收数据读出处理部件可以在定长数据对用于接收的存储部件的写入位置的基础上执行对定长数据的读出处理。在这样的情况下，有可能在任何时刻准确地执行定长数据读出处理，这大大提高了接口设备的可靠性以及数据处理设备中数据处理的可靠性。
本发明还提供一种定长数据处理型接口设备，用于在多个发送设备和一个数据处理设备之间进行接口，其中每个发送设备各处理用于异步通信的定长数据，而该数据处理设备对定长数据执行所需的数据处理，该处理型接口包括一个发送数据管理部件和一个发送数据发送部件，发送数据管理部件用于根据发送设备的标识信息为每个发送设备管理由数据处理设备处理的定长数据，发送数据发送设备用于根据标识信息把发送数据管理部件管理的定长数据发送给某任一的发送设备。
本发明的上述定长数据处理型接口设备提供下述好处(1)该接口设备可以对多个发送设备中的任一发送设备提供为所有发送设备共同处理的定长数据。从而有可能通过该接口设备把多个发送设备连接到一个数据处理设备上，以实现确实具有不同连接配置的传输网络。
(2)由于该接口设备可以向任何发送设备提供定长数据，有可能以该接口设备择优地为某发送设备提供定长数据的方式灵活地依从各个发送设备处理定长数据的传输能力的差异，例如该发送设备的定长数据的传输能力大于其它的发送设备。
上述发送数据管理部件可以具有一个用于传输的存储部件和一个发送数据写入处理部件，该用于传输的存储器件能够存储定长数据和发送设备的标识信息，该发送数据写入处理部件用于接收要发送给发送设备的定长数据和从数据处理设备接收发送设备的标识信息、把定长数据和标识信息关联起来、及把定长数据和标识信息写入到用于传输的存储部件中以便为每个发送设备管理定长数据，其中上述发送数据发送部件可具有一个发送接口部件，用于根据在用于传输的存储部件中存储的标识信息从用于传输的存储部件中读出要发送到发送设备的定长数据。在这样的情况下，有可能以特别简单的结构实现发送数据管理部件和发送数据发送部件。
该发送接口部件可构造成一个允许发送型发送接口部件，用于根据发送设备中的定长数据的保持状态对某任一的发送设备给出定长数据的接收许可，以发送定长数据。在这种情况下，例如，具有较大接收定长数据空间的发送设备可以更频繁地发送定长数据。从而有可能顺依每个发送设备所处理的定长数据传输能力的差异。
允许发送型发送接口部件可以具有一个发送串行决策处理部件，用于从多个发送设备串行地接收有关保持状态的通知，以决定应对其给出接收许可的某发送设备。在这种情况下，有可能确实了解所有发送设备的定长数据的保持状态，以对每个发送设备执行发送定长数据的处理。
允许发送型发送接口部件可以具有一个发送并行决策处理部件，用于并行地从多个发送设备接收有关保持状态的通知，以决定应对其给出接收许可的某发送设备。在这种情况下，该接口设备可以同时了解所有发送设备的定长数据的保持状态。从而和具有发送串行决策处理部件的允许发送型发送接口部件情况相比有可能以更简单的结构和更快地决定应对其给出接收许可的某发送设备。
上述允许发送型发送接口部件可能既具有发送串行决策处理部件又具有发送并行决策处理部件，以选择性地使用二种决策处理部件中的一种。在这种情况下，有可能顺从二种情况，即每个发送设备串行地通知定长数据的保持状态和所有发送设备并行地进行通知，这大大地有助于改进本接口设备的通用性的灵活性。
该发送接口部件可配置成允许接收型发送接口部件，用于对发送设备通知用于传输的存储部件中的各个发送设备的定长数据的保持状态，并且从某任一发送设备接收作为向该发送设备发送定长数据的通知的响应的定长数据发送许可。在这种情况下，接口设备需要做的仅是向从其中接收发送许可的某发送设备发送定长数据，从而可把接口设备配置成更为简单的结构。
该允许接收型发送接口部件可以具有一个发送串行通知处理部件，用于串行地向多个发送设备通知定长数据的保持状态。在这种情况下，该接口设备可以顺序地向所有的发送设备通知定长数据的保持状态。从而确实有可能向所有的发送设备通知定长数据的保持状态。
该允许接收型发送接口部件可以具有一个发送并行通知处理部件，用于并行地向多个发送设备通知保持状态。在这种情况下，接口设备可以同时向所有的发送设备通知保持状态。因此有可能和具有发送串行通知处理部件的允许接收型发送接口部件相比以更简单的结构和更快速地通知保持状态。
允许接收型发送接口部件可能既具有发送串行通知处理部件又具有发送并行通知处理部件，以选择使用二种通知处理部件中的一种。在这种情况下，这可能顺依二种情况，即多个发送设备串行地接收定长数据的保持状态并且各发送设备并行地接收保持状态，这大大地有助于改进本接口设备的灵活性和通用性。
发送接口部件可以既具有允许发送型发送接口部件和又具有允许接收型发送接口部件，以选择使用二种接口部件中的一种。在这种情况下，接口设备可以常规地在二种情况下发送定长数据，即每个发送设备通过接受接收许可接收定长数据以及每个发送设备通过发送发送许可接收定长数据，这很有助于提高本接口设备的灵活性和通用性。
允许发送型发送接口可能既具有发送串行决策处理部件并又具有发送并行决策处理部件，以选择性地使用其中一种决策处理部件，而允许接收型发送接口部件可能既具有发送串行通知处理部件和发送并行通知处理部件以选择性地使用其中一种通知处理部件。在这种情况下，可以顺依发送设备可具有的各种结构，这很有助于本接口设备的灵活性和通用性。
用于传输的存储部件可用RAM构造。在这种情况下，可能以最小的存储容量独立地管理用于每个发送设备的定长数据，这导致减小本接口设备的尺寸。
发送数据发送部件可以向一个发送设备发送定长数据，该发送设备不同于另一个在以前的发送处理中已对其发送过定长数据的发送设备。在这样的情况下，有可能公平地向每个发送设备发送定长数据，这有助于提高接口设备的性能和可靠性。
发送数据管理部件可具有一个输出禁止控制部件，用于当在某发送设备中停滞发送定长数据的处理时禁止从其它发送设备向数据处理设备的输出定长数据的处理。在这种情况下，有可能防止甚至在停滞定长数据发送处理下由于发送数据处理设备中处理的定长数据而造成的定长数据损失(丢失)，这改善了数据处理设备中数据处理的可靠性。
输出禁止控制部件可以在其它发送设备为多个时独立地禁止每个其它发送设备的输出处理。在这种情况下，有可能继续定址到其发送处理未被停滞的发送设备的发送定长数据的处理。因此，不必由于仅停滞一部分发送设备的定长数据的发送处理而禁止所有读出定长数据的处理，这导致大大地改进定长数据的传输效率。


图1是一个方块图，表示应用本发明的一种实施方式的定长数据处理型接口设备的SDH传输网络(SONET)；图2是一个方块图，详细表示根据该实施方式的SDH发送设备和ATM处理设备的结构，请注意其中的基本部件；图3是一个方块图，表示根据该实施方式的用于PHY层和SDH发送设备中传输的一种UTOPIA的详细结构的示例；图4是一个方块图，表示根据该实施方式的用于PHY层和SDH发送设备中接收的一种UTOPIA的详细结构的示例；图5是一个方块图，表示根据该实施方式的用于ATM层和ATM处理设备中的接收(采用轮询系统)的一种UTOPIA的详细结构的示例；图6是一个方块图，表示根据该实施方式的用于ATM层和ATM处理设备中的接收(采用直接系统)的一种UTOPIA的详细结构的示例；图7是一个方块图，表示根据该实施方式的用于ATM层和ATM处理设备中的传输(采用轮询系统)的一种UTOPIA的详细结构的示例；图8是一个方块图，表示根据该实施方式的用于ATM层和ATM处理设备中的传输(采用直接系统)的一种UTOPIA；图9是一个方块图，表示根据该实施方式的一种UTOPIA基本部分的结构，该UTOPAI用于ATM层和考虑到ATM处理设备中的前接收信道下的接收(使用轮询系统)；图10是一个流程图，表示UTOPIA的运行，该UTOPIA用于ATM层以及考虑到ATM处理设备中的前接收信道下的接收(使用轮询系统)；图11是一个方块图，表示根据该实施方式的一种UTOPIA的基本部分的结构，该UTOPIA用于ATM层以及考虑到ATM处理设备中的前接收信道下的接收(使用直接系统)；图12是一个流程图，表示根据该实施方式的UTOPIA的运行，该UTOPIA用于ATM层以及考虑到ATM处理设备中的前接收信道下的接收(使用直接系统)；图13是一个方块图，表示根据该实施方式的一种UTOPIA的基本部分的结构，该UTOPIA用于ATM层以及考虑到ATM处理设备中的前发送信道下的传输(使用轮询系统)；图14是一个流程图，表示根据该实施方式的UTOPIA的运行，该UTOPIA用于ATM层以及考虑到ATM处理设备中的前发送信道下的传输(使用轮询系统)；图15是一个方块图，表示根据该实施方式的一种UTOPIA的基本部分的结构，该UTOPIA用于ATM层以及考虑ATM处理设备中的前发送信道下的传输(使用直接系统)；图16是一个流程图，表示根据该实施方式的UTOPIA的运行，该UTOPIA用于ATM层以及考虑到ATM处理设备中的前发送信道下的传输(使用直接系统)；图17(a)至17(c)是方块图，用于表示根据该实施方式的PHY层和ATM层之间的连接(相对)关系；图18是一个方块图，表示根据该实施方式的一种UTOPIA的详细结构的示例，该UTOPIA用于PHY层和ATM处理设备中的接收(使用轮询系统)；
图19是一个方块图，表示根据该实施方式的一种UTOPIA的详细结构的示例，该UTOPIA用于PHY层和ATM处理设备中的接收(使用直接系统)；图20是一个方块图，表示根据该实施方式的一种UTOPIA的详细结构的示例，该UTOPIA用于PHY层和ATM处理设备中的传输(使用轮询系统)；图21是一个方块图，表示根据该实施方式的一种UTOPIA的详细结构的示例，该UTOPIA用于PHY层和ATM处理设备中的传输(使用直接系统)；图22是一个方块图，表示根据该实施方式的一种共用于ATM层和PHY层的接收接口部件的结构；图23是一个方块图，表示根据该实施方式的一种共用于ATM层和PHY层的发送接口部件的结构；图24是一个方块图，表示根据该实施方式的一种共用于轮询系统和直接系统的ATM层的接收接口部件的结构；图25是一个方块图，表示根据该实施方式的一种共用于轮询系统和直接系统的ATM层的发送接口部件的结构；图26是一个方块图，表示根据该实施方式的一种共用于轮询系统和直接系统的PHY层的接收接口部件的结构；图27是一个方块图，表示根据该实施方式的一种共用于轮询系统和直接系统的PHY层的发送接口部件的结构；图28是一个方块图，表示根据该实施方式的接收接口部件，用于各共用于轮询系统和直接系统的ATM层和PHY层；图29是一个方块图，表示根据该实施方式的用于各共用于轮询系统和直接系统的ATM层和PHY层的发送接口部件的结构；图30是一个方块图，表示根据该实施方式的用于ATM层以及ATM处理设备中接收的一种UTOPIA的冗余结构；图31(a)至31(d)是根据该实施方式的时序图，用于表示在UTOPIA的现行系统和备用系统之间的切换时的操作，该UTOPIA用于ATM层以及ATM处理设备的接收；
图32是一个方决图，表示接收接口部件和发送接口部件的结构，以注意到根据该实施方式的输出禁止控制功能；图33表示根据该实施方式在数据保持部件中使用的RAM结构的一种示例；图34是一个方块图，表示根据该实施方式的一种时钟提供系统，用于接收接口部件、发送接口部件和信元处理部件；图35(a)至35(e)是时序图，用于示出根据该实施方式在信无处理部件里的ATM信无处理的时序；图36是一个方块图。示出SDH传输网络(环状网络)的一种示例；以及图37是一个方块图，示出SDH发送设备以及ATM处理设备的基本组件的示例结构。
以下，参照附图对本发明的各种实施方式作出说明。
(A)对SDH传输网络的整个结构的说明图1是一个方块图，示出应用根据本发明的一种实施方式的定长数据处理型接口设备的SDH传输网络(SONET)。如图1中所示，根据该实施方式的SDH传输网络具有一个环形网络1a，该网络是通过在环中连接SDH(SONET)发送设备2至4、把SDH发送设备5-1至5-N(N是一个等于或大于2的整数)连接到环状网络1a的较低层次、把用于提供视频点播(VOD)业务(图象通信业务)的视频服务器6连接到用户设备(家庭)7’等构建的。
根据该实施方式，上述VOD业务是在ATM(异步)通信下提供的。为此，在SDH发送设备2和3之间，或者在SDH发送设备5和用户设备7之间，设置一个ATM处理设备7，它用于为ATM通信的运行、管理和维护以传输网络1中交换的ATM信元为基础执行数据处理〔主要用于终接及管理AIS(告警指示信号)信元或基于ALM(告警)信元(53字节的定长数据)的RDI(远程缺陷指示)信元〕。
图2是一个方块图，表示上述SDH发送设备2(3)和ATM处理设备7的详细结构，请留意其中的基本部件。如图2中所示，发送设备2(3)具有和PHY层5-1至5-N的数量相对应的变换/去变换部件2-1至2-N(3-1至3-N)，以对上述各个较低层次中的发送设备〔物理(PHY)层〕5-1至5-N掌握的传输(STS)帧的ATM信元分别进行变换/去变换。各个变换/去变换部件2-1至2-N(3-1至3-N)经过数据总线15(16)和ATM处理设备7连接。
即，相应于较低层次中的每个上述PHY层5-i设置各个变换/去变换部件2-i(其中i=1至N)。这样，可以把变换/去变换部件2-i考虑成等同于PHY层5-i。相应的变换/去变换部件2-i所负责的STS(PHY号)#i可考虑成对应于上述较低层次中的相应PHY层5-i的标识信息。
每个上述变换/去变换部件2-i把ATM信元(以下简称为信元)变换到由其负责的PHY号#i的PHY层5-i所处理的STS帧中，或者取出(去变换)变换到STS帧上的信元，部件2-i至少具有一个去变换部件21(32)和一个变换部件22(31)。
另一方面，如图2中所示，ATM处理设备7至少具有一个信元处理部件10，其中通过信元处理部件10经数据总线15(16)接收在发送设备2(3)一侧去变换的信元，并且经数据总线15(16)把信元处理部件10中进行处理的信元发送给相对的发送设备3(2)。
信元处理部件(数据处理设备)10具有一个微计算机接口部件13，其在信元处理部件10和微计算机(系统CPU)14之间接口，用于设置运行环境(设定运行信道等)或用于收集维护和管理信息(ALM信息等)。信元处理部件10执行OAM处理(数据处理)，诸如当接收OAM信元(ALM信元)时，根据微计算机14的设定，生成VP-AIS或VC(虚拟信道)-AIS并把生成的VP-AIS或VC-AIS插入到下游侧上的用户信元流中，或者生成VP-RDI或VC-RDI并把生成的VP-RDI或VC-RDI插入到上游侧上的用户信元流中。
根据该实施方式，信元处理部件10可以基于和所有PHY层5-i通用的(串行地)与上述PHY层5-i对应的PHY号#i执行上述OAM处理，从而能够串行地把已进行过上述OAM处理的信元(OAM信元)以及该信元的PHY号#i输出到外部。
作为实现(接口)多个变换/去变换部件2-i(3-i)(PHY层5-i)和共用于所有变换/去变换部件2-i(3-i)的信元处理部件10之间的信元传输-接收的手段，在每个发送设备2(3)的变换/去变换部件2-i(3-i)中设置一个发送接口部件23(34)和一个接收接口部件24(33)，并同时在ATM处理设备7中设置接收接口部件11和发送接口部件12。
在发送设备2(3)中，发送接口部件23(34)暂时性地保持从去变换部件21(32)中的STS帧中取出的信元并且适当地把该信元发送给ATM处理设备7，该接口部件例如配置成一个用于PHY层和传输的UTOPIA(用于ATM的通用测试和运行物理接口)。
上述接收接口部件24(33)暂时性地保持要变换到经数据总线15(16)从ATM处理设备7发送的STS帧上的信元并且适当地把该信元输出到变换部件22(31)，它例如被配置成一个用于PHY层及接收的UTOPIA。
在ATM处理设备7中，每个接收接口部件(定长数据处理型接口设备)11从任一相对的UTOPIA23(34)(即，任一PHY层5-i)接收信元，暂时保持该信元并且把该信元适当地输出到信元处理部件10，它例如被配置成后面参照图5说明的用于ATM层及接收的一个UTOPIA11A。
每个发送接口部件(定长数据处理型接口设备)12接收信元处理部件10处理过的信元，暂时保持该信元，并且把该信元适当地发送到任一相对的UTOPIA24(33)(PHY层5-i)，它例如被配置后面参照图7说明的用于ATM层及传输的UTOPIA12A。
顺便指出，利用不同于数据总线15(16)的控制信号(地址信号、使能信号、可用信元(clav,cell-available)信号等等)线确定从哪个PHY层5-i接收信元以及向哪个PHY层5-i发送信元。
下面，详细说明上面的接口部件(UTOPIA)23(34)、24(33)、11和12。
(A1)对SDH发送设备2(3)中的发送接口部件23(34)的说明。
图3是一个方块图，表示上述用于PHY层及传输的UTOPIA23(34)的一种详细结构的示例。如图3中所示，UTOPIA23(24)具有一个写处理部件41、一个数据保持部件42、一个中间控制部件43以及一个外部接口部件44A。
数据保持部件42保持去变换部件21(32)去变换后的信元，考虑到由于停止ATM处理设备7中的数据处理可能会暂停外部接口部件44A中的信元读出处理，数据保持部件42具有一个能够保持多个信元的数据保持缓冲器421。
写处理部件41顺序地把去变换部件21(32)中去变换后的信元写入到上述数据保持缓冲器421。为此，写处理部件41具有一个计数器411和一个写控制部件412。
计数器411通过和带有一个信元到达标志(高电平)的信元的长度相对应的时钟数对计数值计数，该信元到达标志作为触发器指示从去变换部件21(32)输入信元。写控制部件412根据计数器411的输出(计数值)执行对数据保持缓冲器421的写控制，从而一个一个顺序地把从去变换部件21(32)发送的信元写入数据保持缓冲器421。
中间控制部件43监视上述数据保持缓冲器421中保持的信元数(保持状态)以管理存在或不存在要发送给ATM处理设备7(UTOPIA11A)的信元。为此，如图3中所示，根据该实施方式该中间控制部件43具有一个信元计数部件(CTR)431。顺便指出，参考数字432代表一个时钟转换部件。
上述信元计数部件431根据每当上述写控制部件412把一个信元写入到数据保持缓冲器421时接收到的“增加一次请求(接收完成信号)”递增计数值，并且根据每当外部接口部件44A的读控制部件443(后面说明)从数据保持缓冲器读出一个信元时接收到的“减去一次请求(发送完成信号)”递减计数值。若该计数值等于或大于一，可以知道数据保持缓冲器421中持有信元。
时钟转换部件432把要通知的“增加一次请求”时钟脉冲和“减少一次请求”时钟脉冲匹配到信元计数部件431。这里，时钟转换部件432把根据外部接口部件44A(ATM处理部件7)的一侧上的运行时钟通知的上述“减少一次请求”的时钟脉冲转变成写处理部件41〔在去变换部件21(32)一侧上〕的基本运行时钟脉冲，从而匹配上述请求的时钟脉冲。
由于外部接口部件44A根据一个和从ATM处理设备7接收到的写处理部件41一侧的时钟不同的时钟运行，需要时钟转换部件432。当写处理部件41和外部接口部件44A根据相同时钟运行时，基本上不需要时钟转换部件432。
外部接口部件44A读出上述数据保持缓冲器421中持有的信元并把信元发送到ATM处理部件7，如图3中所示外部接口部件44A具有一个可用信元(clav)生成部件441、一个计数器442、一个读控制部件443和一个时钟转换部件444。
当来自ATM处理设备7(UTOPIA11A)的地址(Addr)信号指示一个它自己拥有的PHY号#i并且该ATM处理设备7把自己指定为信元接收体的UTOPIA23(24)时，可用信元生成部件441判定信元计数部件431的计数值是否等于或大于1，并且当计数值大于或等于1并且存在着要发送的信元时利用可用信元信号(高电平)通知ATM处理设备7(UTOPIA11A)传输信元。
读控制部件443读出数据保持部件42中数据保持缓冲器421里保持的信元。当响应上面来自可用信元生成部件441的通知接收来自UTOPIA11A的发送许可时〔当使能(En)信号变为高电平时〕，读控制部件443从数据保持缓冲器421读出一个信元，并且把该信元和一个指示启动读(发送)该信元的信号SOC(高电平)一起发送给UTOPIA11A。
计数器442通过把读控制部件443读信元(上述传输启动信号SOC为高电平)作为时机(触发器)用和信元长度对应的时钟脉冲递增其计数值。读控制部件443监视计数值以确定读出该信元的结尾来执行下一个读处理。
时钟转换部件444把从信元计数部件431输入到可用信元生成部件441的指示是否存在信元的信号的时钟脉冲转换成外部接口部件44A(在ATM处理设备7一侧上)的基本运行时钟脉冲。顺便指出，当写处理部件41和外部接口部件44A根据相同时钟运行时，不需要时钟转换部件444，这类似于中间控制部件43中的时钟转换部件432。
在如上配置的用于PHY层及传输的UTOPIA23(34)中，由去变换部件21(32)从STS帧取出的信元被顺序地由写控制部件412写入到数据保持缓冲器421中。同时，中间控制部件43根据每次把一个信元写入到数据保持缓冲器421时从写控制部件412输出的“增加一次请求”递增信元计数部件431的计数值。
在外部接口部件44A中，若用于PHY层5-i的UTOPIA23(34)被ATM处理设备(UTOPIA11A)指定为信元接收体的UTOPIA，可用信元生成部件441通过输入到读控制部件443指示PHY层5-i的PHY号#i的地址(Addr)信号判定中间控制部件43中的信元计数部件431的计数值是否等于或大于1。当该计数值等于或大于1时，可用信元生成部件441使可用信元信号为高电平，并且通知UTOPIP11A用于PHY层及传输的UTOPIA23(34)持有要发送的信元。
当响应上述通知从UTOPIA11A接收信元发送许可时(当在地址信号中指示它自己的PHY号#i并且使能信号变为高电平时)，读控制部件443启动从数据保持缓冲器421读一个信元，使读启动信号SOC为高电平，并且根据计数器442的计数值从数据保持缓冲器421读出一个信元。
当从数据保持缓冲器421读一个信元时，读控制部件443向中间控制部件43的信元计数部件431发出“减少一次请求”，当接收“减少一次请求”时信元计数部件431递减一个计数值。
从而，每当来自UTOPIA11A的地址信号指示它自己的PHY号#i时，只要数据保持缓冲器421持有信元，UTOPIA23(24)重复上述发送(读)处理，从而顺序地读出数据保持缓冲器421中持有的信元并把信元发送给UTOPIA11A(ATM处理设备7)。
(A2)对SDH发送设备2(3)中的接收接口部件24(33)的说明。
图4是一个方块图，表示用于PHY层及接收的UTOPIA24(33)的示例详细结构。如图4中所示，UTOPIA24(33)具有一个外部接口部件51A，一个数据保持部件52，一个中间控制部件53以及一个读处理部件54。
数据保持部件52保持ATM处理设备7中处理过的信元。在这种情况下，数据保持部件52具有一个可以保持多个以信元为单位的信元的数据保持缓冲器，以计及由于停止变换部件31(22)中的变换处理可能暂停读处理部件54中的信元读出处理的情况。
外部接口部件51A接收ATM处理设备7中处理过的信元，并且使持有(写入)该信元的上述数据保持缓冲器521把该信元写入数据保持缓冲器521。此处，如图4中所示，外部接口部件51A具有一个可用信元生成部件511，一个计数器512，一个写控制部件513以及一个时钟转换部件514。
当来自ATM处理设备7(UTOPIA12A)的地址(Addr)信号指示其自己的PHY号#i把自己指定为信元接收体的UTOPIA24(33)时，可用信元生成部件511根据中间控制部件53中的信元计数部件531(后面说明)的计数值判定数据保持缓冲器521中是否存在自由空间(是否存在接收信元的空间)。若存在自由空间，可用信元生成部件511利用可用信元信号(高电平)把这一点通知给UTOPIA12A。
计数器512利用来自UTOPIA12A的传输启动信号SOC的高电平作为触发器通过和信元长度对应的时钟脉冲递增其计数值。写控制部件513监视计数器512的计数值以判定被接收信元的结尾，从而顺序地执行对下个接收信元的写处理。
当响应上述可用信元生成部件511的有关数据保持缓冲器521中的自由空间的上述通知给出从UTOPIA12A接收的接收许可时(当使能信号变为高电平时)，写控制部件513根据上述计数器512的计数值把接收到的信元写入数据保持缓冲器521。时钟转换部件514把从信元计数部件531输入到可用信元生成部件511的指示是否存在自由空间的信号的时钟脉冲转换成外部接口部件51A(在ATM处理设备7一侧上)的基本运行时钟脉冲。
中间控制部件53监视上述数据保持缓冲器521中保持的信元数量(保持状态)以管理是否存在要发送到相对的发送设备3(2)的信元并管理数据保持缓冲器521中的自由空间。为此，中间控制部件53具有一个信元计数部件(CRT)531。顺便指出，参考数字532代表一个时钟转换部件。
上述信元计数部件531根据每次上述外部接口部件51A对数据保持缓冲器521写入一个信元时接收到的“增加一次请求”递增其计数值，并且根据每次读控制部件541(后面说明)从数据保持缓冲器521读出一个信元时接收到的“减少一次请求”递减计数值。若该计数值等于或大于1，可知在数据保持缓冲器521中保持着信元。若计数值低于数据保持缓冲器521的容量值，可知在数据保持缓冲器521中存在自由空间。
上述时钟转换部件532匹配来自写控制部件513的通知信元计数部件531的“增加一次请求”的时钟脉冲和来自读控制部件541的“减少一次请求”的时钟脉冲。在该情况下，当外部接口部件51A和读控制部件541根据相同的时钟运行时，不需要时钟转换部件532。
上述读处理部件54根据来自变换部件31(22)的信元发送请求(读标志)顺序地从数据保持缓冲器521读出信元。为此，如图4中所示，读处理部件54具有一个读出控制部件541和一个计数器542。
计数542利用来自变换部件31(22)的读标志(高电平)作为触发器通过和信元长度对应的时钟脉冲递增其计数值。根据计数器542的计数值，只要在数据保持缓冲器521中持有信元，读控制部件541一个一个地顺序从数据保持缓冲器521读出信元。每次读控制部件541读出一个信元时，读控制部件541向中间控制部件53中的信元计数部件531发送上述“减少一次请求”。
在具有上述结构的用于PHY层及传输的UTOPIA24(33)中，当来自ATM处理设备7(UTOPIA12A)的地址(Addr)信号指示它拥有的PHY号#i并且把它自己指定为信元接收体的UTOPIA24(33)时，可用信元生成部件511根据中间控制部件53中的信元计数部件531的计数值判定数据保持缓冲器521中是否存在自由空间。若存在自由空间，可用信元生成部件511使可用信元信号处于高电平并把这一点通知UTOPIA12A。
当响应该通知从UTOPIA12A接收信元接收许可时(当使能信号变为高电平时)，写控制部件513根据计数器512的计数值把接收到的信元(DATA)写入数据保持缓冲器521，该计数值随作为触发器的来自UTOPIA12A的传输启动信号SOC的高电平递增。
此刻，写控制部件513每次把一个信元写入数据保持缓冲器521时，写控制部件513向中间控制部件53中的信元计数部件531发送“增加一次请求”。当接收“增加一次请求”时，信元计数部件531的计数值递增1。
在此之后，每次来自UTOPIA12A的地址信号指示其拥有的PHY号#i时，只要数据保持缓冲器521中存在自由空间，UTOPIA12A重复上述接收(写入)处理逐次地把信元写入到数据保持缓冲器521中。
在读控制部件54中，当来自变换部件31(22)的读标志变为高电平时，计数器542把此作为触发器开始递增。从而只要在数据保持缓冲器521中保持着信元，读控制部件541顺序地根据计数器542的计数值从数据保持缓冲器读出信元并把信元发送到变换部件31(22)。每次读控制部件541读出一个信元时，读控制部件541向中间控制部件53中的信元计数部件531发送“减少一次请求”。
(A3)对ATM处理设备7中的接收接口部件11的说明。
图5是一个方块图，表示作为上述接收接口部件11的用于ATM层及接收的UTOPIA11A的示例详细结构。如图5中所示，UTOPIA11A具有一个外部接口部件61A，一个数据保持部件62，一个中间控制部件63以及一个读处理部件64。
数据保持部件62保持从上述发送设备2(3)一侧上的UTOPIA23(34)发送的信元。在该情况下，数据保持部件62具有一个可以以信元为单位保持多个信元的数据保持缓冲器，以考虑到由于停止信元处理部件10中的数据处理可能暂停读处理部件64中的读处理的情况。
中间控制部件63监视上述数据保持缓冲器621中保持的信元数量(保持状态)，以管理要输出到信元处理部件10的信元的存在并管理数据保持缓冲器621中的自由空间，而且还管理数据保持缓冲器621中所保持的信元的PHY号#i。为此，中间控制部件63具有一个STS信道保持缓冲器631和一个信元计数部件(CRT)632。
STS通道保持缓冲器631保持上述数据保持缓冲器621所保持的信元的PHY号#i，以管理该信元。在STS信道保持缓冲器631中，写入由外部接口部件61A中的接收信道决定部件(写控制部件)613a(后面说明)决定的PHY号#i，如后面所说明的那样。
也就是说，数据保持缓冲器621和STS信道保持缓冲器631起用于接收的存储部件的作用，它可以存储信元和该信元的PHY号#i(PHY层上的标识信息)。
信元计数部件632对缓冲器631中保持的每个PHY号#i的信元数量计数。从此，信元计数部件632具有后面参照图24说明的用于各个PHY号#i的计数器632-i(图5中未示出)，其中根据每次由接收信道决定部件613a和读控制部件641(后面说明)对数据保持缓冲器621写入/读出一个信元而接收的“增加一次请求”/“减少一次请求”递增/递减相应计数器632-i的计数值，这样信元计数部件632管理每个PHY号#i的信元数量。
外部接收部件(接收接口部件)61A从任一PHY号#i的PHY层5-i接收信元，把该信元和该PHY号#i关联起来，并且把该信元和该PHY号#i写入到充当上述用于接收的存储部件的缓冲器621和631中，从而分别管理从每个PHY号#i接收到的信元。
外部接口部件61A构造成一个允许发送型接收接口部件，它根据某UTOPIA23(34)中信元的保持状态对该UTOPIA 23(34)给出发送信元的许可，从而从该UTOPIA23(34)接收信元。如图5中所示，外部接口部件61A具有一个有效信道保持部件611，一个计数器612以及一个接收信道决定部件613a。
当接收信道决定部件613a执行(串行地)轮询以通过利用地址信号把某个UTOPIA23(34)指定为信元接收体时，有效信道保持部件611保持从各个UTOPIA23(34)回送的指示该UTOPIA23(34)是否持有要发送的信元的可用信元信号〔当UTOPIA23(34)持有信元时处于高电平，或不持有时为低电平〕，以存储每个PHY号#i上的信元保持状态。
接收信道决定部件613a根据有效信道保持部件611保持的保持状态信息以及由信元计数部件632为每个PHY号#i管理的数据保持缓冲器621上的自由空间信息决定一个为信元接收体的PHY号(接收信道)#i〔UTOPIA23(34)〕，把使能信号(高电平)和指示接收信道#i(即，授予发送许可的)的地址信号发送给已决定的接收信道#i的UTOPIA23(34)，从该UTOPIA23(34)接收信元，并且把接收到的信元写入数据保持缓冲器621同时把决定的接收信道#i写入STS信道保持缓冲器631。
也就是说，上述接收信道决定部件613a配置成一个接收串行决策处理部件，它从多个UTOPIA23(34)(PHY层5-i)串行地接收有关信元保持状态的通知，以决定应对其给出上述使能信号的UTOPIA23(34)。顺便指出，每次当接收信道决定部件613a写一个信元以及该信元的一个PHY号#i时，接收信道决定部件613a向信元计数部件632发送上述的“增加一次请求”。
计数器612利用来自UTOPIA23(34)作为触发器的传输启动信号SOC(高电平)通过和信元的长度相对应的时钟脉冲递增其自身的计数值。接收信道决定部件613a监视计数器612的计数值以判定信元的结尾，并且在该时刻(决策时刻)启动下一个接收信道(PHY号#i)的确定。
读处理部件(接收数据读处理部件)64读出由上述外部接口部件61A写入到数据保持缓冲器621中的信元，从STS信道保持缓冲器631读出和该信元对应的PHY号#i，并且把该信元和PHY号#i输出到信元处理部件10。读处理部件如图5中所示具有一个读控制部件641和一个计数器642。
计数器642利用来自信元处理部件10的作为触发器的读标志(高电平)通过和信元长度对应的时钟脉冲递增其自身的计数值。只要数据保持缓冲器621持有信元，一旦计数器642的计数值变为初始值，读控制部件641逐个地从数据保持缓冲器621读出信元。每次读控制部件641读出一个信元时，读控制部件641向信元计数部件632发送上述“减少一次请求”。
根据该实施方式，信元处理部件10以信元长度为单位(以一个信元为单位)发送上述读标志。例如如图35(a)和35(b)中所示，读处理部件642在一个信元长度的同步时刻向信元处理部件10发送在异步(任意)时刻于下游或上游侧接收到的已接收信元。从而，如图35(c)至35(e)中所示，信元处理部件10可以执行各种信元处理，诸如和该信元同步下的识别处理、插入处理等，从而简化信元处理部件10。
下面，利用根据该实施方式的上述结构，对用于ATM层及接收的UTOPIA的运行进行说明。
外部接口部件61A中的接收信道决定部件613a按序地(串行地)对用于PHY层5-i的任一个相对的UTOPIA23(34)发送地址信号，以轮询地指定作为信元接收体的一个UTOPIA23(34)。
当通过上述作为某UTOPIA23(34)的地址信号把该UPTOPIA23(34)指定为信元接收体时，外部接口部件44A中的可用信元生成部件441(参见图3)利用可用信元信号向UTOPIA11A(外部接口部件61A)回送信元保持状态(关于是否持有要发送的信元)。
外部接口部件61A按有效信道保持部件611的指定次序串行接收可用信元信号，存储每个PHY号#i上的信元保持状态信息，并且在接收信道决定部件613a中表示其存储内容。
接收信道决定部件613a根据该存储的内容(信元保持状态信息)以及是否存在由中间控制部件63中的信元计数部件632为每个PHY号#i管理的自由空间决定一个作为信元接收体的UTOPIA23(34)，并向该决定的UTOPIA23(34)发送一个使能信号(高电平)和一个地址信号。
即，外部接口部件61A轮询用于每个PHY层5-i的UTOPIA23(34)的信元保持状态，串行地接收有关各UTOPIA23(34)的信元保持状态的通知(可用信元信号)并且确定每个PHY号#i的信元保持状态以在各PHY号#i中确定某PHY号#i，从而决定出应对其给出信元发送许可的具有该确定的PHY号#i的PHY层5-i〔UTOPIA23(34)〕。
在该UTOPIA23(34)中，读控制部件443启动读信元。在外部接口部件61A中，计数器612利用从UTOPIA23(34)中读控制部件443发送的作为触发器的信元读启动信号SOC(高电平)运行(递增)。
接收信道决定部件613a根据计数器612的计数值对缓冲器621和631进行写控制，从而把接收到的信元写入到数据保持部件62里的数据保持缓冲器621中，并把该信元的PHY号#i写入到中间控制部件63的STS信道保持缓冲器631中。
同时，每次把一个信元写入到数据保持缓冲器621时，接收信道决定部件613a把有关持有信元的数量的“增加一次请求”发送到中间控制部件631的信元计数部件632。每次信元计数部件632接收“增加一次请求”时，信元计数部件632递增相应PHY号#i的计数值，以更新有关数据保持缓冲器621中持有的信元数量的信息。
另一方面，读处理部件64参考中间控制部件63中的信元计数部件632的各计数值监视数据保持缓冲器621中是否存在信元。若数据保持缓冲器621持有信元，读处理部件64按写入次序从数据保持缓冲器621读出信元，从STS信道保持缓冲器631读出被读信元的PHY号#i，并且把信元和PHY号#i输出到信元处理部件10。
此刻，读控制部件641在每次从数据保持缓冲器621读出一个信元时对信元计数部件632发送有关保持的信元数量的“减少一次请求”。每当接收“减少一次请求”时，信元计数部件632递减相应PHY号#i的计数值以更新有关PHY号#i的持有信元的数量信息，并同时把应写到STS信道保持缓冲器631中的PHY号#i向前移动到下一个位置。
即，外部接口部件61A、数据保持部件62以及中间控制部件63一起充当一个接收数据管理部件，它从多个PHY层5-i中的某任一PHY层5-i接收一个信元，并且根据作为该PHY层5-i上的标识信息的PHY号#i分开地管理每个PHY层5-i的信元组。该处理部件64充当一个接收数据发送部件，它把接收数据管理部件中管理的信元以及该信元的PHY号#i发送到数据处理部件10。
从而数据处理部件10可以接收任一PHY层5-i中的信元并执行对所有PHY层5-i都相同的信元处理，这样多个PHY层5-i经过UTOPIA11A和一个数据处理部件10连接。这样，有可能构造带有各种连接配置的传输网络，例如，确实不仅一对一的通信，并且一对n通信、n对n通信等等。
此外，还有可能从任一PHY层5-i接收信元，从而有可能例如通过优先从比其它PHY层5-i具有更大的信元传输能力的一个PHY层5-i〔例如，一个提供例如VOD业务的图象通信(可变比特率通信)的PHY层5-i〕接收信元灵活地解决各PHY层5-i之间的信元传输能力上的差异。从而，有可能灵活地解决可变比特率通信，例如高速(大容量)通信、图象通信等等。
该实施方式把外部接口部件(接收接口部件)61A、数据保持部件62以及中间控制部件63(由缓冲器621和631组成的用于接收的存储部件)设置成上述接收数据管理部件，把读处理部件(接收数据读处理部件)64设置为上述接收数据发送部件，从而可以以特别简单的结构实现上述接收数据管理部件和接收数据发送部件。
根据该实施方式，外部接口部件(允许发送型接收接口部件)61A根据每个PHY层5-i的信元保持状态对UTOPIA23(34)发送使能信号(发送许可)，因此具有较大数量信元的诸如图象通信的PHY层5-i〔UTOPIA23(34)〕更频繁地发送能使信号(高电平)，从而外部接口部件61A更频繁地接收信元。因此，有可能应付各PHY层5-i之间的信元传输能力(传输速度)上的差异。
此外，外部接口部件61A具有接收信道决定部件613a，后者串行地接收来自多个UTOPIA23(34)的关于信元保持状态的通知(可用信元信号)以决定应对其发送上述使能信号的PHY层5-i。这样有可能了解所有PHY层5-i的信元保持状态，以便确实在所有PHY层5-i上执行信元接收处理。
同时，上述UTOPIA11A可以替代地在同一时刻(并行地)从多个PHY层5-i〔UTOPIA23(34)〕接收上述可用信元信号以决定充当接收体的某个PHY层5-i。在这样的情况下，有可能同时知道所有PHY层5-i的信元保持状态，从而不必为了决定作为接收体的PHY层5-i而保持各个可用信元信号。
这种情况下的UTOPIA11A例如如图6中所示配置成UTOPIA11B，它用不带有上述有效信道保持部件611的外部接口部件61B代替上述外部接口部件61A，并且包括一个计数器612和一个接收信道决定部件613b，其中多个(N)可用信元信号输入到上述接收信道决定部件613b。
顺便指出，图6中所示的外部接口部件61B是N=4的情况〔即，提供四个UTOPIA23(34)和四个可用信元信号〕。图6中，除外部接口部件61B之外的其它结构部件(带有图5中相同的参考数字)类似于前面参照图5说明的部件。
上述接收信道决定部件613b决定一个作为信元接收体的UTOPIA23(34)(PHY层5-i)，赋予该UTOPIA23(34)发送许可以接收信元并且把所接收的信元和PHY号#i写入到相应的缓冲器621和631中。在本情况下，接收信道决定部件613b同时(并行地)接收上述四个可用信元信号，了解所有PHY层5-i的信元保持状态以作定做为一个接收体的PHY层5-i。
即，上述接收信道决定部件613b构造成一个接收并行决策处理部件，它并行地从多个UTOPIA23(34)(PHY层5-i)接收关于信元保持状态的通知，并且决定应对其给出上述使能信号(高电平)的某个UTOPIA23(34)。
以上述结构的外部接口部件61B中，接收信道决定部件613b根据计数器612的计数值确定信元的结尾，监视该时刻的四个可用信元信号的状态(高电平或低平)，从而了解所有PHY层5-i的信元保持状态。
外部接口部件61B以比前面说明的外部接口部件61A(带有接收信道决定部件613a)更为简单的结构可快速地决定应对其给出使能信号(发送许可)的某PHY层5-i。
上面说明的决定一个作为接收体的PHY层5-i的方式称为“直接(“直接状态指示”)”系统，因为是从所有UTOPIA23(34)直接通知所有PHY层5-i的信元保持状态的。相反，轮询各个PHY层5-i以确定其信元保持状态的方式称为“轮询系统”。
上述外部接口部件61A轮询地确定各PHY层5-i的信元保持状态，并且当存在具有要发送的信元的PHY层5-i时，该外部接口部件61A把某个PHY层5-i的PHY号#i决定成作为一个接收体的PHY号#i。然而，若一个PHY层5-i的信元数量明显地多于其它PHY层5-i的信元的数量，接收信道决定部件613a可能决定只有一个PHY层5-i作为接收体的PHY层5-i。
这样，例如如图9中所示，附加地把前接收信道保持部件614设置成保存在最近的决定处理(时间上)中由接收信道决定部件613a决定成接收体的某PHY层5-i的PHY号#i。接收信道决定部件613a把和前接收信道保持部件614中保存的PHY号#i不同的某PHY号#i决定成下个接收体的PHY号#i。
实际上，对最近情况中决定为接收体的PHY层#i加1，并且若这样得到的PHY号#i保持着信元，则，例如，把该得到的PHY号#i决定为下个接收体的PHY号#i。
下面参照图10中的流程图(步骤A1至A9)说明接收信道决定部件613a的运行。
首先，接收信道决定部件613a根据计数器612的计数值确定某接收信元的结尾，从而监视判定当前时间是否是用于决定下一个接收体的PHY号#i的时刻(步骤A1处的NO路径)。当接收信道决定部件613a从该状态认识到是决定下个接收体的PHY号#i的时刻时(若在步骤A1判断出YES)，接收信道决定部件613a对从上次接收到的保存于前接收信道保持部件614中的PHY号#i加1(步骤A2)。
接收信道决定部件613a判定PHY号#i的数值是否超过最大信道号#N(步骤A3)。若该PHY号#i超过最大信道号#N，接收信道决定部件613a初始化PHY号#i(i=0，从步骤A3的YES路径至步骤A4)，并且暂时决定该PHY号#i是下一个接收体的PHY号#i。若该PHY号#i未超过最大信道号#N，接收信道决定部件613a暂时地该PHY号#i决定为下个接收体的PHY号#i(步骤A3的NO路径)。
在这样的处理之后，根据和该暂时决定的PHY号#i对应的PHY层5-i的UTOPIA23(34)回送的可用信元信号，接收信道决定部件613a判定该UTOPIA23(34)是否具有要发送的信元，同时根据由中间控制部件63中的信元计数部件632对每个PHY号#i在数据保持缓冲器621中管理的是否存在着自由空间判定在数据保持缓冲器621中是否存在可用于PHY号#i的接收信元的空间(步骤A5)。
若判定的结果是UTOPIA23(34)具有要发送的信元并且它还存在用于该信元的空间，接收信道决定部件613a决定该暂时决定的PHY号#i是一个作为接收体的PHY号#i(从步骤A5的YES路径至步骤A6)，对有关的UTOPIA23(34)发送使能信号，并启动该信元的接收。
若至少UTOPIA23(34)不具有信元或者它自己不存在可用于一个信元的空间，接收信道决定部件613a判定如上暂时决定的PHY号是否和前接收信道保持部件614中保持的PHY号#i相同(从步骤A5的NO路径至步骤A7)。
现在，由于是通过对最后一次接收到的PHY号加1得到暂时决定的PHY号#i的(如上面在步骤A2中所述)，如上暂时决定的PHY号#i当然和前接收信道保持部件614中保存的PHY号不同(在步骤A7处判断成NO)。
因此，接收信道决定部件613a对暂时决定的PHY号#i再加上1并且在上述步骤A3处重复处理以检索某具有信元的PHY号#i同时逐次递增PHY号#i，并且把某个PHY号#i决定成下个接收体(从步骤A9至步骤A3)。
若在上述步骤A7处暂时决定的PHY号#i和最后一次接收的PHY号#i相同，作为上述检索的结果这意味着所有PHY层5-i的各UTOPIA23(34)不具有信元，或者意味着对于来自任一PHY层5-i的接收信元不存在空间。从而，接收信道决定部件613a不决定作为接收体的PHY号#i，并在下次决策时刻重新进行上述检索-决定处理(从步骤A7的YES路径至步骤A8)。
若只有一个PHY层5-i〔UTOPIA23(34)〕向接收信道决定部件613a回送高电平的可用信元信号，接收信道决定部件613a自动把该PHY层5-i决定为作为下个接收体的PHY层5-i。然而，若有多个PHY层5-i同时回送高电平的可用信元信号，接收信道决定部件613a优先决定把最后一次从其接收信元的PHY层5-i的PHY号#i递增1成为下次接收体的PHY层5-i，并且从与最后一次检索处理中接收其信元的PHY层5-i不同的PHY层5-i接收信元。
从而有可能在决定一个作为接收体的PHY层5-i时防止偏向地选择某个PHY层5-i，这样可公平地从各个PHY层5-i接收信元。因此，确实可以避免信元流有效性的降低或避免信元丢失，这大大地改进UTOPIA11A的性能和可靠性。
上述的例子是通过例如在“轮询系统”下对外部接口部件61A应用上述决定处理方式说明的。然而，例如可能如图11中所示，替代地对外部接口部件61B增加前接收信道保持部件614，以对外部接口部件61B(UTOPIA11B)应用“直接系统”下的决定处理。
在该情况下，当如图12所示在步骤A7做出YES判断时，即，在各个PHY层5-i〔UTOPIA23(34)〕中都没有信元时，在任一UTOPIA23(34)变为具有信元并存在用于信元的空间之前接收信道决定部件613b等待决定接收体的处理(从步骤A7的YES路径至路径A8′)。其它处理类似于上述参照图10的说明。
在“直接系统”下，PHY号#i和可用信元信号的固有号可能不总是相等的。为此，可以对每个可用信元信号赋予一个固有号，通过对可用信元信号的各自的号增加1可对信号赋予较高的优先级。
(A4)对ATM处理设备7中的发送接口部件12的说明图7是一个方块图，表示用于ATM层及传输的上述UTOPIA12A的示例详细结构，如图7中所示，UTOPIA12A具有一个写处理部件71、一个数据保持部件72、一个中间控制部件73和一个外部接口部件74A。
数据保持部件72保存从信元处理部件10输出的信元，它具有一个能保存多个信元的数据保持缓冲器，以计及由于变换部件31(24)中的变换处理的延迟而中断外部接口部件74A中的信元读处理的可能性。
中间控制部件73监视上述数据保持缓冲器721中保持的信元的数量(保持状态)以管理是否存在要输出到UTOPIA24(33)的信元，同时还管理数据保持缓冲器721中保持的信元的PHY号#i。为此目的，中间控制部件73具有一个STS信道保持缓冲器731和一个信元计数部件(CTR)732。
STS信道保持缓冲器731保持上述数据保持缓冲器721中所持有的信元的PHY号#i以管理该信元，在其中写入PHY号#i，后面会说明该PHY号#i和该信元由写处理部件71中的写控制部件712从数据处理部件10输出。
即，上述数据保持缓冲器721和STS信道保持缓冲器731一起充当一个用于传输的存储部件，它可以存储信元和该信元的PHY号#i(PHY层5-i上的标识信息)。
信元计数部件732对缓冲器721中保持的各PHY号#i的信元数量进行计数。为此，信元计数部件732具有用于每个PHY号#i的计数器732-i(图7中未示出)，后面会参照图24对此说明，在这些计数器中，根据每次写控制部件712(以后说明)和发送信道决定部件(读控制部件)743a对缓冲器721写入/读出信元而接收到的“增加一次请求”或“减少一次请求”，递增/递减计数器732-i的计数值，从而管理每个PHY号#i的持有的信元的数量。
写处理部件71接收已在信元处理部件10中处理过的信元，并逐个地把信元写入到数据保持缓冲器721，同时把信元的PHY号#i写入到STS信道保持缓冲器731。出于这个目的，写处理部件具有一个计数器711和一个写控制部件712，如图7中所示。
计数器711利用作为触发器的从信元处理器10输入的代表信元的信元到达标志(高电平)使它的计数值递增。写控制部件712根据计数器711的输出(计数值)对各个缓冲器721和731执行写控制，从而把来自数据处理部件10的信元写入数据保持缓冲器721，同时把来自数据处理部件10的PHY号#i写入STS信道保持缓冲器731。
即，上述写处理部件71起一个发送数据写处理部件的作用，它从数据处理部件10接收要发送到相同的UTOPIA24(33)(即，某较低层次中的相对PHY层5-i)的信元和PHY号#i，把信元和其PHY号#i关联起来并且把信元和PHY号#i写入到缓冲器721、缓冲器731，从而分别为每个PHY层5-i管理接收到的信元。
此外，外部接口部件(发送接口部件)74A从数据保持缓冲器721读出要发送到相对PHY层5-i(UTOPIA24或33)的一个信元，并把该信元发送到UTOPIA24或33。外部接口部件74A构造成一个允许发送型接口部件，它根据UTOPIA24(33)中有关信元的保持状态对某一UTOPIA24(33)给出接收一个信元的许可，并且发送该信元。
如图7中所示，外部接口部件74A还包括一个有效信道保持部件741、一个计数器742、一个发送信道决定部件743a。
当发送信道决定部件743a在轮询下(串行地)利用地址信号把某个UTONIA24(33)指定为信元接收体时，有效信道保持部件741保持从UTOPIA23(34)回送的各表示着信元保持状态(用于已接收信元的空间)的可用信元信号(高电平时存在空间，或在低电平下不存在空间)，从而在每个PHY号#i上存储信元保持状态(接收的可用性)信息。
发送信道决定部件743a根据有效信道保持部件741中保持的信息以及STS信道保持缓冲器731中保持的PHY号#i决定作为信元接收体的某PHY层5-i〔UTOPIA24(33)〕，向决定的UTOPIA24(33)发送地址信号(指示PHY号#i的信号)以及使能信号(即，给出接收许可)，从数据保持缓冲器721读出信号，接着把该信元发送到UTOPIA24(33)。
即，上述发送信道决定部件743a充当一个发送串行决定处理部件，它串行地从多个UTOPIA24(33)(PHY层5-i)的每个中接收有关信元保持状态的通知并且决定应对其给出上述使能信号的UTOPIA24(33)。发送信道决定部件743a每次读出一个信元时向信元计数部件732发送上述“减少一次请求”。
计数器742利用至UTOPIA24(33)的信元传输启动信号SOC(高电平)作为触发器通过和信元长度对应的时钟脉冲递增其自己的计数值。上述发送信道决定部件743a监视计数器742的计数值以确定发送信元的结尾，从而在该时刻(决策时刻)启动对下个发送信道(PHY号#i)的决策。
在根据本实施方式的上述结构的用于ATM层及传输的UTOPIA12A中，当从信元处理部件10接收信元到达标志时，写处理部件71中的计数器711启动计数，在数据保持部件72中的数据保持缓冲器721上和在中间控制部件731中的STS信道保持缓冲器731上进行写控制，以逐个把从信元处理部件10输出的信元以及从信元处理部件10输出的该信元的PHY号#i写入到缓冲器721和731。
此刻，写控制部件712在每当向数据保持缓冲器721写入一个信元时向中间控制部件73中的信元计数部件732发送有关持有的信元数的“增加一次请求”。信元计数部件732每次接收“增加一次请求”时更新对应计数器732-i的计数值(PHY号#i)，同时逐次地对STS信道保持缓冲器731把PHY号#i的写位置更新到下个位置。
在外部接口部件74A中，发送信道决定部件743a为了指定轮询下的一个作为传输体的UTOPIA24(33)对用于PHY层5-i的相对的UTOPIA24(33)中的任一个发送一个地址信号。
当把某UTOPIA24(33)经该地址信号指定为信元传输体的UTOPIA24(33)时，外部接口部件51A中的可用信元生成部件511(参照图4)利用可用信元信号向UTOPIA12回送信元保持状态(关于是否存在用于接收的信元的空间)。
外部接口部件74A按照有效信道保持部件741指定的上述次序串行地接收可用信元信号，存储每个PHY号#i上的信元保持状态信息，并且在发送信道决定部件743a中指示所存储的内容。
发送信道决定部件743a根据所存储的内容(信元保持状态信息)、在中间控制部件73中的信元计数部件732里为每个PHY号#i管理的是否在数据保持缓冲器721中存在着信元以及在中间控制部件73中的STS信道保持缓冲器731里存储的PHY号#i决定一个作为信元传输体的PHY号(发送信道)#i(PHY层5-i)。
即，外部接口部件74A轮询每个PHY层5-i〔UTOPIA24(33)〕的信元保持状态，串行地从各个PHY层5-i接收有关上述信元保持状态的通知(可用信元信号)，确定每个PHY号#i的信元保持状态，从而决定应向各PHY5-i中的那个PHY层5-i给出信元接收许可。
发送信道决定部件743a向决定出的发送信道#i的UTOPIA24(33)发送地址信号和使能信号(高电平)，然后，从数据保持缓冲器721读出信元，并且对上述UTOPIA24(33)发送该信元以及读启动信号SOC。
此刻，发送信道决定部件743a每当从数据保持缓冲器721读出一个信元时向信元计数部件732发送有关持有的信元的数量的“减少一次请求”。信元计数部件732每次接收“减少一次请求”时递减其和PHY号#i对应的计数值以更新有关PHY号#i持有的信元数量的信息，并且对STS信道保持缓冲器731向前偏移一个PHY号#i的写位置。
即，写处理部件71、数据保持部件72以及中间控制部件73如上述地一起充当一个发送数据管理部件以根据作为有关PHY层5-i的标识信息的PHY号#i分别管理已在数据处理部件10中处理过的各个PHY层5-i的信元。外部接口部件74A充当一个发送数据发送部件，它能根据上述PHY号#i把发送数据发送部件中管理的信元发送到某任一的PHY层5-i。
从而UTOPIA12A可以向任一PHY层5-i提供对数据处理部件10中的所有PHY层5-i共同处理的信元，从而经过UTOPIA12A多个PHY层5-i和一个数据处理部件10连接。这样，有可能实现具有各种连接配置的传输网络，例如，不仅是一对一的通信，而且有一对n通信、n对n通信等等。
因为UTOPIA12A可以向任意PHY层5-i提供信元，有可能以UTOPIA12A优先地向比其它PHY层5-i具有更大信元传输能力(即，具有较大的接收信元的能力)的PHY层5-i〔即，例如提供图象通信(可变比特率通信)业务如VOD业务的PHY层5-i〕发送信元的方式灵活地顺依PHY层5-i之间的信元传输能力的差异。从而有可能类似于上述的UTOPIA11A灵活地顺依可变比特率通信，例如高速(大容量)通信、诸如图象通信等的可变比特率通信等。
该实施方式把写处理部件(发送数据写处理部件)71、数据保持部件72以及中间控制部件73(由缓冲器721和731组成的用于传输的存储部件)73设置上述发送数据管理部件，并把外部接口部件74A设置上述发送数据发送部件，从而以非常简单的结构实现上述发送数据管理部件和发送数据发送部件。
根据该实施方式，外部接口部件(允许发送型接口部件)74A根据每个PHY层5-i的信元保持状态向UTOPIA24(33)发送使能信号(接收许可)，从而具有较大接收信元空间的PHY层5-i更频繁地发送使能信号(高电平)，因此更频繁地接收信元。这样，确实有可能顺依各PHY层5-i所具有的传输能力(传输速度)上的差异。
此外，外部接口部件74A具有一个发送信道决定部件743a，后者串行地从多个UTOPIA24(33)中的每个接收有关信元保持状态的通知并决定应对其发送上述使能信号的UTOPIA33(24)。从而确定有可能了解所有PHY层5-i中的每个的信元保持状态以在所有的PHY层5-i上执行信元发送处理。
有可能替代地配置上述UTOPIA12A(发送接口部件12)，从而使UTOPIA12A同时地从多个PHY层5-i〔UTOPIA24(33)〕接收上述信号，以决定某个作为传输体的PHY层5-i。
在这种情况下，例如如图8中所示，把发送接口部件12配置成UTOPIA12B，其用不带有上述有效信道保持部件的外部接口部件74B代替上述的外部接口部件74A，外部接口部件74B包含一个计数器742和一个发送信道决定部件743b，其中把多个(N)可用信元信号输入到上述发送信道决定部件743b。
图8中示出的外部接口部件74B为上述N=4〔四个UTOPIA24(33)和提供四个可用信元信号〕的情况。在图8中，除外部接口部件74B的结构部件(用和图7中的相同参考数表示)是和参照图7说明的结构部件相同的。
类似于发送信道决定部件743a，上述发送信道决定部件743b决定一个为信元传输体的UTOPIA24(33)(PHY号#i)，对该UTOPIA24(33)给出接收许可，接着发送信元。在该情况下，发送信道决定部件743b同时(并行地)接收上述四个可用信元信号，从而同时了解每个PHY层5-i的信元保持状态以决定一个作为传输体的PHY层5-i。
即，上述发送信道决定部件743b构造成一个发送并行决定处理部件，它并行地从多个UTOPIA24(33)(PHY层5-i)接收有关信元保持状态的通知，并决定应对其给出使能信号的UTOPIA24(33)。
在上述结构下的外部接口部件74B中，发送信道决定部件743b根据计数器742的计数值确定信元的结尾，并且在此刻监视四个可用信元信号的状态(高电平或低电平)以同时了解所有PHY层5-i的信元保持状态。
因此，和上述外部接口部件74A(带有接收信道决定部件743a)相比，外部接口部件74B可以更快地在更简单结构下决定一个要给予上述使能信号(发送许可)的PHY层5-i。
在上述外部接口部件74A中，若某个PHY层5-i的信元数量明显大于其它层，发送信道决定部件743a可能总是把该PHY层5-i决定为作为传输体的PHY层5-i，类似于接收外部接口部件61A。
在该情况下，例如如图13中所示另外设置一个前发送信道保持部件744以保存由发送信道决定部件743a在最近的决定处理(时刻)决定的作为传输体的PHY层5-i的PHY号#i。发送信道决定部件743a把一个和前发送信道保持部件744中所保持的PHY层5-i不同的PHY层5-i决定为下次传输体的PHY层5-i。
具体地，例如对在最近的情况下决定为传输体的PHY号#i加1，并且如果在该PHY号5-i的PHY层5-i中存在用于一个信元的空间，则发送信道决定部件743a把该PHY层5-i决定为作为下个传输体的PHY层5-i。
下面，参照图14中的流程图(步骤B1至B9)详细说明发送信道决定部件743a的运行。
首先，发送信道决定部件743a根据计数器742的计数值确定发送信元的结尾以监视当前时刻是否是对下个传输体的PHY号#i的决策时刻(步骤B1的NO路径)。当发送信道决定部件743a在该状态下认识到当前时刻是用于对下个传输体的PHY号#i的决策时刻时(若在步骤B1判断出YES)，发送信道决定部件743a对在前信道保持部件744中保存的在最近情况中发送的PHY号#i加1(步骤B2)。
发送信道决定部件743a判定该PHY号#i的数值是否超过最大信道号#N(步骤B3)。若该PHY号#i的数值超过最大信道号#N，发送信道决定部件743a初始化PHY号#i(i=0从步骤B3的YES路径至步骤B4)，并且把该PHY号#i暂时地决定为作为下个传输体的PHY号#i。若该PHY号#i的数值未超过最大信道号#N，发送信道决定部件743a把该PHY号#i暂时地决定成作为下个传输体的PHY号#i(步骤B3处的NO路径)。
在上述处理后，发送信道决定部件743a根据从UTOPIA24(33)为和该暂时决定的PHY号#i对应的PHY层5-i回送的可用信元信号判定该UTOPIA24(33)是否具有至少接收一个信元的空间，并且判定数据保持缓冲器721是否持有要发送的信元(步骤B5)。
作为判定的结果，若UTOPIA24(33)具有接收信元的空间并且数据保持缓冲器721持有信元，发送信道决定部件743a把该暂时决定的PHY号#i决定成作为传输体的PHY号#i(从步骤B5的YES路径至步骤B6)，并且向相应的UTOPIA24(33)发送使能信号以启动传输。
若，至少，UTOPIA24(33)不具有用于信元的空间或者该缓冲器721不持有信元，发送信道决定部件743a判定上述暂时决定的PHY号#i是否和前发送信道保持部件744所保存的PHY号#i相同(从步骤B5的NO路径至步骤B7)。
现在，因为该暂时决定的PHY号#i是通过如上述步骤B2中所叙述是对先前发送的PHY号#i加上1得到的，该暂时决定的PHY号#i当然和前发送信道保持部件744中保存的PHY号#i不同(在步骤B7处判断为NO)。
为此，发送信道决定部件743a对暂时决定的PHY号#i再加1并且重复上述步骤B3处以及其后的处理，以通过逐次递增PHY号#i检索一个具有用于一个信元的空间的PHY号#i，并且决定出作为下个传输体的某个PHY号#i(从步骤B9至步骤B3)。
若在上述步骤B7处暂时决定的PHY号#i和最近一次发送的PHY号#i相同，这表明作为检索的结果所有的PHY层5-i都不具有用于接收信元的空间，或者缓冲器721不持有用于任何PHY层5-i的信元，从而发送信道决定部件743a不决定一个作为传输体的PHY号#i，并且在下个时刻重新进行上述检索-决定处理(从步骤B7的YES路径至步骤B8)。
即，若只有一个PHY层5-i〔UTOPIA24(33)〕回送高电平的可用信元信号，发送信道决定部件743a自动地把该PHY层5-i决定成作为下个传输体的PHY层5-i。若多个PHY层5-i回送高电平的可用信元信号，发送信道决定部件743a通过递增PHY号#i得到最近情况下曾发送过一个信元的PHY层5-i优先地决定成作为下个传输体的PHY层5-i，从而把一个信元发送到与最近的传输处理中曾对其发送过一个信元的PHY层5-i不同的PHY层5-i。
从而有可能防止总是把某个PHY层5-i决定成作为传输体的PHY层5-i，并且公平地向每个PHY层5-i发送信元。在这样的情况下，确实可避免信元流效率的降低或避免丢失信元，从而导致改进UTOPIA11A的性能和可靠性。
通过把一个前发送信道保持部件744增加到外部接口部件74B中，例如如图15所示，可以把上述决定处理应用到“直接系统”的外部接口部件74B(UTOPIA12B)。
在这样的情况下，如图16中所示，若任何PHY层5-i不具有用于接收信元的空间(从步骤B7的YES路径至步骤B8′)，发送信道决定部件743b在任一PHY层5-i变为具有用于信元的空间并且确定缓冲器721具有该PHY层5-i的信元之前保持为准备好进行决定传输体的处理，若在步骤B7判断出YES，即如图16中所示。顺便指出，其它处理类似于以前参照图14说明的处理。
在“直接系统”的情况下，PHY号#i和可用信元信号的固有号可能彼此不相等。因此，有可能对每个可用信元信号赋予一个固有号并且授予通过对该可用信元信号的号加1得到的号较高的优先级。
(A5)在ATM处理设备7的对面的层为ATM层的情况下，对接收接口部件11和发送接口部件12的说明如图17(a)中所示，上述ATM处理设备7在输入侧以及输出侧上经过变换/去变换部件2-i和3-i和PHY层5-i连接，其对面的层都是PHY层。然而，当把对向下游侧或上游侧发送的信元数量进行计数以在信元基础进行计费处理的计费处理设备8或9插入到ATM处理设备7和变换/去变换部件2-i或3-i之间时，例如如图2中用虚线指示时，对面的层是ATM层。
在这种情况下，必须例如如图17(b)和17(c)中所示，把ATM处理设备7的输入侧(接收接口部件11)或输出侧(发送接口部件12)(或者二侧)根据对面的层(ATM层)构造成用于PHY层。具体地，在该情况下，在计费处理设备8(9)的输出(输入)侧上设置PHY层5-i数量等于N的用于ATM层及传输(接收)80(90)的UTOPIA。从而，需要把接口部件11(12)配置成顺依该情况。
即，因为对面的计费处理设备8中的每个UTOPIA80配置成用于ATM层及传输，接收接口部件11构造成一个用于PHY层及接收的UTOPIA11C，例如如图18中所示。因为对面的计费处理设备9中的每个UTOPIA90配置成用于ATM层及接收，发送接口部件12构造成一个用于PHY层及传输的UTOPIA，例如如图20中所示。
在该情况下，有可能把上述计费处理设备8(9)中的每个UTOPIA80(90)设想为等同于PHY层5-i。下面，说细说明UTOPIA11C和12C。
如图18中所示，用于PHY层及接收的UTOPIA11C具有一个外部接口部件61C，当和图5中所示的用于ATM层及接收的UTOPIA11A相比时它代替外部接口部件61A。
外部接口部件(接收接口部件)61C接收任一PHY层5-i的某个信元，把该信元和其PHY号#i关联起来，并把该信元和该PHY号#i写到缓冲器621和631中。在该情况下，外部接口部件61C构造成一个允许接收型接收接口部件，它把缓冲层621中的每个PHY层5-i的信元保持状态通知给UTOPIA80，响应该通知从某一UTOPIA80接收信元接收许可，并且接收UTOPIA80中持有的PHY层5-i的信元。
外部接口部件61C至少包括一个计数器612、一个写控制部件613C以及一个可用信元生成部件615a，如图18中所示。计数器612类似于已参照图5说明过的计数器。
写控制部件613C响应来自可用信元生成部件615a有关信元保持状态(用于接收的空间)的通知从UTOPIA80接收使能信号(高电平接收许可)，接收从UTOPIA80发送的信元，并且根据计数器612的计数值把接收到的信元写入数据保持缓冲器621，同时把该接收到的信元的PHY号#i写入到STS信道保持缓冲器631。
即，由于根据来自UTOPIA80的使能信号接收信元，写控制部件613C不需要保存用于决定接收的PHY号#i的某个PHY号#i(即，不需要有效信道保持部件611)。因此，外部接口部件61C构造成在结构上比上述外部接口部件61A简单。
当通过来自UTOPIA80的地址信号把UTOPIA11C指定成作为某PHY号#i的信元接收体的UTOPIA11C时，可用信元生成部件615a生成可用信元信号并把该可用信元信号发送到对面的UTOPIA80，该可用信元信号根据由中间控制部件63中的信元计数部件632为每个PHY号#i管理的数据保持缓冲器621中的自由空间信息指示是于存在用于上述PHY号#i的接收信元的空间。
即，可用信元生成部件615a充当一个接收串行通知处理部件，它利用可用信元信号串行地向多个UTOPIA80通知各个PHY号#i的信元保持状态，从而逐个地向每个UTOPIA80通知信元保持状态。从而确实有可能向所有的UTOPIA80通知信元保持状态。
顺便指出，可用信元生成部件615a中的可用信元生成处理是独立于写控制部件613C的写控制进行的。在图18中，由于外部接口部件61C和读处理部件64根据各自的时钟运行，设置了时钟转换部件616和633。当外部接口部件61C和读处理部件64根据相同的时钟运行时，不需要这些时钟转换部件616和633。
当由地址信号把具有上述结构的用于PHY层及接收的UTOPIA11C指定为信元接收体时，可用信元生成部件615a根据由信元计数部件632为每个PHY号#i管理的数据保持缓冲器621上的自由空间信息生成上述可用信元信号(高电平)。
当写控制部件613C响应可用信元信号从UTOPIA80接收使能信号(高电平)时，写控制部件613C根据以信元传输启动信号SOC为触发器而运行的计数器612的计数值接收信元，并且该信元写入数据保持缓冲器同时把该信元的PHY号#i写入STS信道保持缓冲器631。顺便指出，读处理部件64的运行类似于已参照图5做出的说明。
由于类似于上面提到的用于ATM层及接收的UTOPIA11A，用于PHY层及接收的UTOPIA11C即使在对面层为ATM层下仍可以接收任一PHY层5-i的信元，有可能把上述计费处理设备8等和用于ATM层的设备相连接，从而改进了ATM通信的可靠性。
虽然把用于PHY层及接收的UTOPIA11C构造成“轮询系统”，有可能如图19中所示把UTOPIA11C构造成“直接系统”的UTOPA11D，以类似于用于ATM层及接收的UTOPIA11A。在这种情况下，可用信元生成部件615b充当一个接收并行通知处理部件，它对同时(并行地)提供在外部接口部件61D中的各个UTOPIA80通知每个PHY层5-i的信元保持状态。在该情况下，地址信号(Addr)和可用信元信号的生成无关。
从而可用信元生成部件615b可以同时向每个UTOPIA80通知信元保持状态。这样，“直接系统”的UTOPIA11D可以比上述“轮询系统”(在UTOPIA11C具有可用信元生成部件615a的情况下)以更快地以及更为简单的结构下通知上述保持状态。
另一方面，和已参照图7说明过的用于ATM层及传输的UTOPIA12A相比，如图20中相比，用于PHY层及传输的UTOPIA12C具有一个代替外部接口部件74A的外部接口部件74C。
外部接口部件(发送接口部件)74C从数据保持缓冲器721读出要发送到对面的PHY层5-i(UTOPIA90)的信元，并把该信元发送给UTOPIA90。在本情况下，外部接口部件74C构造成一个允许接收型接收接口部件，它对UTOPIA90通知缓冲器721中每个PHY层5-i的信元保持状态，并响应该通知接收来自某UTOPIA90的信元发送许可，从而对该UTOPIA90发送该信元。
外部接口部件74C至少具有一个计数器742、一个发送信道决定部件(读控制部件)743C以及一个可用信元生成部件745a，如图20中所示。顺便指出，计数器742类似于已参照图7说明过的计数器。
当在传输来自745a的可用信元信号(高电平)之后接收到使能信号(高电平)时，发送信道决定部件(读控制部件)743C把发送该使能信号的UTOPIA90决定成作为信元传输体的UTOPIA90，并且根据缓冲器731中保存的PHY号#i从缓冲器721读出和该PHY号#i对应的信元。
即，由于根据使能信号从UTOPIA90发送信元，发送信道决定部件743C不需要保持为决定发送PHY号#i所需的PHY号#i(也就是说，不需要有效信道保持部件741)。从而，和前面说明的外部接口部件74A相比，以更为简单的结构构造部件接口部件74C。
当通过来自UTOPIA90的地址信号把UTOPIA12C指定成作为信元传输体的UTOPIA90时，可用信元生成部件745a生成可用信元信号并把该可用信元信号发送到上述UTOPIA90，该可用信元信号根据信元计数部件732为每个PHY号#i管理的在缓冲器721中的信元存在信息指示UTOPIA12C是否具有要发送的PHY号#i的信元。
即，可用信元生成部件745a充当一个发送串行通知处理部件，它串行地向各个UTOPIA90通知上述信元保持状态。在该情况下，可用信元生成部件745a可以逐个地对每个UTOPIA90通知上述信元保持状态，从而确实向所有的UTOPIA90通知信元保持状态。
同时，通过发送信道决定部件743a独立地在可用信元生成部件745a中的可用信元生成处理中进行发送信道上的决定-读出控制。在图20中，由于写处理部件71和外部接口部件74C根据不同的时钟运行，设置了时钟转换部件733和746。当写处理部件71和外部接口部件74C根据相同的时钟运行时，不需要这些时钟转换部件733和746。
当由地址信号把上述结构下的用于PHY层及传输的UTOPIA12C指定为信元传输体时，可用信元生成部件745a根据信元计数部件732为每个PHY号#i管理的数据保持缓冲器721中的信元存在信息生成上述可用信元信号(高电平)。
当响应该可用信元信号从UTOPIA90接收使能信号(高电平)时，发送信道决定部件743C根据计数器742的计数值从缓冲器721读出和发送该使能信号的UTOPIA90相对应的PHY号#i的信元，并向UTOPIA90发送该信元。顺便指出，写处理部件71的运行类似于已参照图7作出的说明。
如上面所述，由于用于PHY层及传输的UTOPIA12C类似于用于ATM层及传输的UTOPIA11A，即使在对面的层是ATM层下仍可以发送任一PHY层5-i的信元，从而有可能和诸如上述的计费处理部件9等的用于ATM层的设备连接，从而改进ATM通信的可靠性。
虽然把用于PHY层及传输的UTOPIA12C构造成应用“轮询系统”的UTOPIA12C，有可能如图21中所示把UTOPIA12C构造成应用“直接系统”的UTOPIA12D，和用于ATM层及传输的UTOPIA12A相类似。在该情况下，可用信元生成部件745b充当一个发送并行通知处理部件，它向每个UTOPIA90同时(并行地)通知在外部接口部件74D中设置的每个PHY层5-i的信元保持状态。然而在该情况下不需要与生成可用信元信号相关的地址信号(Addr)。
这样可用信元生成部件745b可以同时向各个UTOPIA90通知信元保持状态。从而，和应用上述的“轮询系统”(在其中设置着可用信元生成部件745a的情况)相比，应用“直接系统”的UTOPIA12D可以更快地和更简单的结构通知上述保持状态。
(B)对在ATM处理设备7中公共使用接收接口部件11(发送接口部件12)的说明上述接收接口部件11只能顺依ATM层(UTOPIA11A)或PHY层(UTOPIA11C)中的一种。由于该原因，若后来增加上述计费处理设备8，必须把上述UTOPIA11A转换成UTOPIA11C。根据本实施形式，共同使用UTOPIA11A和11C。
如图22中所示，接收接口部件11具有UTOPIA11A中的外部接口部件61A(参见图5)以及UTOPIA11C中的外部接口部件61C(参见图18)二种，在其中根据由微处理器14相应于对面的层(PHY层或ATM层)而设定的ATM/PHY层切换信号可以选择性地使用接口部件61A或61C中的一种。
在设置数据保持部件62下，中间控制部件63和读控制64共用于ATM层和PHY层。此时，把必须为双向的地址线、使能线、可用信元信号线、时钟线等做成是双向的。把传输启动信号SOC分配到接口部件61A和61C二者上。
根据上述ATM/PHY层切换信号由选择器(SEL)65A和65B切换(选择)来自接口部件61A和61C的写控制信号、写时钟等。
接口部件61A和61C中的每个在完成信元接收时向中间控制部件63通知接收完成信号(“增加一次请求”)以及表示从那个PHY层5-i接收信元的信号(指示接收信道#i的信号)。这二个信号是通过选择器(SEL)65C和65D的，从而根据ATM/PHY层切换信号得到切换。
如前面所说明，当构造成用于PHY层时，中间控制部件63可根据不同于用于外部接口部件61C的时钟的另一个时钟运行。为此，必须在时钟转换部件633中在上述接收完成信号上进行时钟转换(差分)处理。如图22中所示，在选择器65D的前级中进行时钟转换处理。顺便指出，指示上述接收信道#i的信号不需要这种转换处理，因为该信号的切换点在时钟转换后的某切换点之间。
在对面的层是PHY层〔UTOPIA23(34)〕或是ATM层〔UTOPIA80〕下，具有上述结构的上述接收接口部件11利用ATM层/PHY层切换信号切换上述选择器65A至65D，从而利用和对面的层相适应的外部接口部件61A或61C正常地接收信元，这有助于改进接收接口部件11的灵活性和通用性。
类似于上述接收接口部件11，在发送接口部件12中，有可能公共地使用用于ATM及传输的UTOPIA12A以及用于PHY层及传输的UTOPIA12C。即，如图23中所示，发送接口部件12既具有UTOPIA12A中的外部接口部件74A(参见图7)又具有UTOPIA12C中的外部接口部件74C(参见图20)，在其中利用微处理器14根据对面的层(PHY层/ATM层)设定的ATM层/PHY层切换信号选择性地使用接口部件74A和74C中的一种。
在该情况下，除外部接口部件74A和74C之外的部件(写处理部件71、数据保持部件72和中间控制部件73)公共地用于ATM层和PHY层。此刻，必须是双向的地址线(端子)、使能线(端子)、可用信元信号线(端子)、时钟线(端子)等是做成双向的，如图23中所示。因为传输启动信号要求对于各个外部接口部件74A和74C是独立的，传输启动信号SOC做成可根据ATM/PHY层切换信号由选择器(SEL)75C切换。
通过选择器75A和75B根据上述ATM/PHY层切换信号可以切换从各个接口部件74A和74C到数据保持部件72的读控制信号和读时钟信号。
在完成信元接收时，从接口部件74A或74C向中间控制部件73通知传输完成信号(“减少一次请求”)。还使该传输完成信号通过选择器75D，从而可根据ATM/PHY层切换信号切换。
如前面所述，中间控制部件73可能根据一个和构造成用于PHY层的外部接口部件74C所使用的时钟不同的时钟运行。为此，必须在时钟转换部件733中执行上述传输完成信号上的时钟转换(差分)处理。如图23中所示，在选择器75D的前级执行时钟转换处理。
当对面的层是PHY层〔UTOPIA24(33)〕或是ATM层(UTOPIA90)下，具有上述结构的上述发送接口部件12根据ATM层/PHY层切换信号切换上述的选择器75A至75D，从而利用适应于对面的层的外部接口部件74A或74C正常地发送信元，这大大有助于改进发送接口部件12的灵活性和通用性。
如上面所述，虽然上述接口部件11只顺依“轮询系统”(UTOPIA11A)或“直接系统”(UTOPIA11B)中的一种。然而，有可能把接收接口部件11共用于“轮询系统”和“直接系统”二者。在这样的情况下，如图24中所示，接收接口部件11具有一个外部接口部件61E，后者包括一个有效信道保持部件611、一个计数器612、一个用于“轮询系统”的接收信道决定部件613a(参见图5)、一个用于“直接系统”的接收信道决定部件613b(参见图6)以及选择器(SEL)617′和618。
根据从微处理器14馈送的用于选择“轮询系统”或“直接系统”中的一种的方式切换信号，切换选择器65E和65F以选择性地使用接收信道决定部件613a或613b。即，使至PHY层5-i上的UTOPIA23的地址信号和使能信号通过选择器617′从而是可切换的，并且使至数据保持部件62的写控制信号通过选择器618从而是可切换的。
同时，除外部接口部件61E之外的部件(数据保持部件62、中间控制部件63以及读处理部件64)共用于上述系统(方式)，它们类似于已通过图5说明的那些部件。
具有上述结构的接收接口部件11中，根据来自微计算机14的设定(方式切换信号)切换选择器617′和618，从而选择性地采用用于“轮询系统”的接收信道决定部件613a或用于“直接系统”的接收信道决定部件613b。接收接口部件11可以顺依“轮询系统”和“直接系统”，这大大有助于改进接收接口部件11的灵活性和通用性。
接着，类似于上述接收接口部件11，发送接口部件12也可共用于“轮询系统”(UTOPIA12A)和“直接系统”(UTOPIA12B)。即，如图25中所示，发送接口部件12具有一个外部接口部件74E，后者包括一个有效信道保持部件741、一个计数器742、一个用于“轮询系统”的发送信道决定部件743a(参见图7)、一个用于“直接系统”的发送信道决定部件743b(参见图8)以及选择器(SEL)747和748。
根据来自微处理器14的选择“轮询系统”或“直接系统”之中的一种的方式切换信号切换选择器747和748，从而选择性地使用发送信道决定部件743a或743b中的一种。即，使至PHY层5-i一侧上的UTOPIA24(33)的地址信号和使能信号通过选择器748从而是可切换的，同时使至数据保持部件72的写控制信号通过选择器748从而是可切换的。
同时，除外部接口部件74E之外的部件(数据保持部件72、中间控制部件73以及读处理部件74)共用于二种系统(方式)，它们类似于已参照图7说明过的那些部件。
在具有上述结构的发送接口部件12中，根据来自微计算机14的设定(方式切换信号)切换选择器747和748，从而选择性地使用用于“轮询系统”的发送信道决定部件743a或用于“直接系统”的发送信道决定部件743b中的一种。从而，发送接口部件12可以顺依“轮询系统”和“直接系统”，这大大有助于改进发送接口部件12的灵活性和通用性。
上述用于PHY层的接收接口部件11同样可共用于“轮询系统”(UTOPIA11C)和“直接系统”(UTOPIA11D)。即，如图26中所示，接收接口部件11具有一个外部接口部件61F，后者包括一个计数器612、一个写控制部件613C、一个时钟转换部件616、一个用于“轮询系统”的可用信元生成部件615a(参见图18)、一个用于“直接系统”的可用信元生成部件615b(参见图19)、以及一个选择器(SEL)619。
根据来自微计算机14的方式切换信号切换选择器619以选择“轮询系统”或“直接系统”中的一种，从而选择性地使用可用信元生成部件615a或615b中的一种。
同时，除了外部接口部件61F之外的部件(数据保持部件72、中间控制部件73和读处理部件74)共用于二种系统(方式)，它们类似于已参照图5说明过的那些部件。
在具有上述结构的接收接口部件11中，根据来自微计算机14的设定(方式切换信号)切换选择器619，从而选择性地使用用于“轮询系统”的可用信元生成部件615a或用于“直接系统”的可用信元生成部件615b。从而，接收接口部件11可以顺依“轮询系统”和“直接系统”二者，这大大有助于改进接收接口部件11的灵活性和通用性。
用于PHY层的上述发送接口部件12同样可共用于“轮询系统”(UTOPIA12C)和“直接系统”(UTOPIA12D)。即，如图27中所示，发送接口部件12具有一个外部接口部件74F，后者包括一个计数器742、一个发送信道决定部件(读控制部件)743C、一个时钟转换部件746、一个用于“轮询系统”的可用信元生成部件745a(参见图19)、一个用于“直接系统”的可用信元生成部件745b(参见图20)以及一个选择器(SEL)749。
根据来自微计算机14的方式切换信号切换选择器749以选择“轮询系统”或“直接系统”中的一种，从而选择性地使用可用信元生成部件745a或745b。
同时，除外部接口部件74F之外的部件(数据保持部件72、中间控制部件73以及读处理部件74)共用于二种系统(方式)，它们类似于已参照图7说明过的那些部件。
在具有上述结构的发送接口部件12中，根据来自微计算机14的设定(方式切换信号)切换选择器749，从而选择性地使用用于“轮询系统”的可用信元生成部件745a或用于“直接系统”的可用信元生成部件745b。从而，发送接口部件12可顺依“轮询系统”和“直接系统”二者，这大大有助于改进发送接口部件12的灵活性和通用性。
通过如图28中所示，组合设置参照图24和26说明过的外部接口部件61E和61F以代替图22中示出的外部接口部件61A和61C，可以实现共同使用参照图22已说明过的用于接收ATM层和PHY层的上述接口部件并且实现共同使用参照图24、26已说明过的“轮询系统”和“直接系统”。
即，该情况下的接收接口部件11具有用于ATM层的外部接口部件61E和用于PHY层的外部接口部件61F，在其中根据ATM/PHY层切换信号选择性地采用接口部件61E或61F。而且，用于ATM层的外部接口部件61E具有用于“轮询系统”和“直接系统”的接收信道决定部件613a和613b，在其中根据方式切换信号选择性地使用接收信道决定部件613a或613b。并且，用于PHY层的外部接口部件61F具有用于“轮询系统”和“直接系统”的可用信元生成部件615a和615b，在其中根据方式切换信号选择性地采用可用信元生成部件615a或615b中的一种。
即使对面的层是PHY层〔UTOPIA23(34)〕或是ATM层(UTOPIA80)，上述接收接口部件11仍可正常地接收信元，并且可顺依“轮询系统”和“直接系统”。换言之，接收接口部件11可以顺依对面的层可能具有的任何结构，这大大地改进了接收接口部件11的灵活性和通用性。
上面的例子中每个外部接口部件61E和61F可以顺依“轮询系统”和“直接系统”二者。备择地，有可能使外部接口部件61E和61F中的任一个顺依“轮询系统”和“直接系统”二者。
通过组合设置参照图25和27说明过的外部接口部件74E和74F以代替图23中所示的外部接口部件74A和74C，可以实现共同使用参照图23说明过的用于ATM层和PHY层的发送接口部件12并且实现共同使用参照图25和27说明过的“轮询系统”和“直接系统”。
该情况下的发送接口部件12具有用于ATM层的外部接口部件74E和用于PHY层的外部接口部件74F，在其中根据ATM层/PHY层切换信号选择性地采用接口部件74E或74F中的一种。而且，用于ATM层的外部接口部件74E具有用于“轮询系统”和“直接系统”的发送信道决定部件743a和743b，在其中根据方式切换信号选择性地使用决定部件743a或743b中的一种。并且，用于PHY层的外部接口部件74F具有用于“轮询系统”和“直接系统”的可用信元生成部件745a和745b，其中根据方式切换信号选择性地使用可用信元生成部件745a或745b中的一种。
即使对面的层是PHY层〔UTOPIA24(33)〕或是ATM层(UTOPIA90)，上述发送接口部件12仍可正常地接收信元，并且顺依“轮询系统”和“直接系统”二者。换言之，接收接口部件12可以顺依对面的层可能具有的任何结构，这大大改进接收接口部件12的灵活性和通用性。
虽然在上述例子中每个外部接口部件74E和74F可以顺依“轮询系统”和“直接系统”二者，有可能备择地使外部接口部件74E或74F中的一个顺依这二种系统。
(C)对ATM处理设备7中接收接口部件11的冗余结构的说明可以把冗余性引入到上述的接收接口部件11中，以相对于数据线(DATA)65a、发送启动信号(SOC)线65b，地址(Addr)信号线、使能(En)信号线65d以及时钟信号线65e提供一个现行系统和一个备用系统。此外，可以设置选择器65以利用切换信号选择现行系统或备用系统中的一个。
即，该情况下的接收接口部件11具有用于从UTOPIA23(34)(PHY层5-i)接收信元的数据线64a，并具有控制信号线65b至65e，它们用于对/从UTOPIA23(34)发送/接收信元的传输启动信号并且用于例如地址信号、使能信号、时钟信号的控制信号，在每条数据线65a以及控制信号线65b至65e的旁边有一个现行系统以及一个用于冗余的备用系统。
当现行系统运行下出现断开等故障时，上述接收接口部件11从微计算机14接收向备用系统切换的切换信号，并根据该信号切换选择器65。从而，接收接口部件11可以利用备用系统继续接收信元。这大大有助于改进接收接口部件11的可靠性，并进而改进信元处理部件10中信元处理的可靠性。
当生成上述切换信号下在现行系统和备用系统之间进行切换时，因为切换时刻接收到的信元是不良的有可能接收到出错的信元，在最坏的情况下这可能导致错误运行。对此，图30中所示的接收接口部件11具有一个差示电路66和一个屏蔽处理部件67。
差示电路(切换检测部件)66检测上述切换信号的一个边缘(前沿或后沿)以检测出现现行系统和备用系统之间的切换。当差示电路66检测出一个边缘时，屏蔽处理部件67屏蔽外部接口部件61A(61B、61C或61D)生成的至中间控制部件63的“增加一次请求”。
在具有上述结构的接收接口部件11中，当差示电路66检测出上述切换信号的一条边缘时〔参见图31(C)中的时间T1〕，屏蔽处理部件67生成一个屏蔽信号〔参见图31(d)中的时间T2〕以屏蔽要发送到中间控制部件63中的信元计数部件632的“增加一次请求”〔参见图31(b)中的时间T3〕。
在中间控制部件63中，一旦把一个接收到的信元写入缓冲器621，又通过重写下个接收到的信元将其去掉，因为信元计数部件632并没有递增。当从UTOPIA23(34)接收下个信元传输启动信号SOC时屏蔽处理部件67取消上述的屏蔽信号。
即，上述屏蔽处理部件67充当一个废除处理部件，当差示电路66检测出现行系统和备用系统之间的切换时它废除发生切换的时刻所接收的信元。从而有可能防止把在现行系统和备用系统之间出现切换时刻以不稳定状态接收到的不可靠信元写入到缓冲器621，并防止以后再发送到信元处理部件10，这导致大大地改进接收接口部件11的可靠性，并且改进信元处理部件10中信元处理的可靠性。
顺便指出，上述冗余结构以及屏蔽处理可应用到上述各种发送接口部件12。
(D)对ATM处理设备7中接收接口部件11上的传输禁止控制的说明上述接收接口部件11和发送接口部件12彼此独立地运行。因此，若发送接口部件12中的信元发送处理由于诸如变换部件31(参见图2)中信元变换处理的停滞等因素而立即停止时，从接收接口部件11输出的信元可能会重写到发送接口部件12中的缓冲器21里保持的信元上，从而失去要发送到UTOPIA33的信元。
本实施方式对发送侧(发送接口部件12)提供一种输出禁止控制功能，在暂停发送侧(发送接口部件12)上的信元发送处理时该功能禁止接收侧(接收接口部件11)上的信元输出(读)处理。
图32是一个方块图，表示接收接口部件11和发送接口部件12的一种结构，请注意其中的输出禁止控制功能。如图32中所示，接收接口部件11具有一个数据保持部件62中的RAM621′、外部接口部件61A中的一个上述的接收信道决定部件613a和一个RAM地址生成部件617、中间控制部件63中的一个RAM631′和包括信元计数器632-1至632-N的一个信元计数部件632、读处理部件64中的一个上述读控制部件(发送信道决定部件)641和一个RAM地址生成部件643，此刻我们仅注意主要部件。
另一方面，若仅注意主要部件时，发送接口部件12如图32中所示具有数据保持部件72中的一个RAM721′、写处理部件71中的一个上述写控制部件(接收信道决定部件)712和一个RAM地址生成部件713、中间控制部件73中的一个RAM731′、包括信元计数器732-1至732-N的一个信元计数部件732和一个传输禁止控制部件734、以及外部接口部件74A中的上述读控制部件(发送信道决定部件)743a和一个RAM地址生成部件746′。
在接收接口部件11中，数据保持部件62里的RAM621′类似于上述的缓冲器621暂时性地保持由外部接口部件61A接收的信元。如图32中所示，RAM621′为每个PHY号#i具有n个面，从而为每个PHY层5-i保持n个信元。
在PHY层5-i的数量为四(即，N=4)，每个PHY层5-i可容纳的信元数量为二(n=2)并且按16位并行输入信元(数据)的情况下，如图33中所示意，RAM621′具有0号面(面号=0)和1号面(面号=1)，即每个PHY号#i的存储区总共为二个面，其中根据总共为8位的RAM地址指定存储区中256(=28)个字中的一个信元数据写单元，这8位地址为PHY号#i(2位)+面号(1位)+来自有效位一侧的指示从信元数据的引入开始计数的位于那个时钟的信息(5位)。
外部接口部件61A中的RAM地址生成部件617根据由接收信道决定部件613a决定的接收信道(PHY号)#i生成上述8位RAM地址(写地址)。接收信元被写入到由接收信道决定部件613a生成的RAM地址所指定的RAM621′的存储区中。
具体地，例如如上述的每个PHY层5-i可容纳(保持)的信元数量为2并且RAM2′的面数量为2的情况下，交替地把所接收的信元写入到二个面上，即对于每个PHY号#i，写入到0号面、1号面、0号面、…依次类推。
中间控制部件63中的RAM631′保存写入到RAM621′中的信元的PHY号#i以及RAM621′中写单元(面号)的信息。在本情况下，由于在RAM621′中最多保存n个信息，RAM631′具有n个面，从而如图32中所示保持和RAM621′中保持的最多信元数量相对应的n个PHY号#i和n个面。
每当完成从/向RAM621′读/写信元时(每当接收上述“增加一次请求”/“减少一次请求”时)每个计数器631-i递增/递减其计数值，从而对RAM621′中保持的PHY号#i的信元数量进行计数。
读处理部件64中的读控制部件641读出RAM621′中保持的某信元。通过参照RAM631′中保持的PHY号#i、面号以及信元计数器632-i中的计数值，读控制部件641决定要读出信元的PHY号(发送信道)#i，并读出每个PHY号#i的某信元。当暂停发送接口部件12中的信元读(输出)处理时，通过从输出禁止控制部件734发送输出禁止信号(后面说明)停止上述读处理。
即，该实施方式的读控制部件641还充当一个输出处理暂停部件，当由于PHY层5-i一侧上的UTOPIA24(33)停滞信元发送(输出)处理暂停发送接口部件12中的信元读处理时它暂停从RAM721′的读信元处理，以暂停向信元处理部件10的输出信元处理。
这里，从输出禁止控制部件734独立地(并行地)对每个PHY号#i发送上述输出禁止信号，从而不禁止不对其发送输出禁止信号的PHY号#i〔定址成在其中未停滞上述传送处理的UTOPIA24(33)〕的读信元处理。换言之，读控制部件641可以独立地停止各个PHY层5-i的信元输出(读)处理。
RAM地址生成部件643根据上述读控制部件641中保持的PHY号#i、面号等生成RAM地址(读地址)，从而从该RAM地址指定的RAM621′的存储区中读出对应PHY号#i的信元。
即，上述读处理部件64根据中间控制部件63中的RAM631′所保持的面号(信元写单元)从RAM621′读出信元。如果例如在写入侧(外部接口部件61A)以0面、1面、0面、…依次类推的次序写入信元的方式交替地把信元写入到用于各PHY号#i的RAM621′的二面上，有可能在读出侧(读处理部件64)以0面、1面、0面、…依次类推的次序从各面中读出信元的方式在任何时刻从被读的面上读出信元。
发送接口部件12中数据保持部件72的RAM721′暂时性地保持从信元处理部件10接收的正在进行信元处理的信元。RAM721′具有用于每个PHY号#i的n个平面以和上述RAM621′的结构相对应，并且可以保持每个PHY层5-i的n个信元。
写处理部件71的RAM地址生成部件713根据经过信元处理部件10从上述读处理部件64接收的PHY号#i生成上述RAM地址。在该RAM地址规定的RAM721′的存储区中，由写控制部件712写入从信元处理部件10接收的信元。
中间控制部件73中的RAM731′保持由写控制部件712写入到RAM721′中的信元的PHY号(接收信道)#i。如图32中所示，RAM731′的结构和上述RAM721′的结构相同，在其中把该信元的PHY号#i写入到与RAM621′中该接收信元的写单元对应的一个单元里。
在接收接口部件11一侧上RAM731′的结构和RAM631′的结构之间的差异在于，读处理部件64基本上只需要串行地检索RAM621′中的信元写单元，但是外部接口部件71A需要根据对面的UTOPIA33(24)的信元保持状态检索RAM721′中任一PHY号#i的某信元的写单元。借助这种结构，快速信元检索是可行的。
每次完成对/从RAM721′的写/读PHY号#i的信元时(每次信元计数器732-i接收上述“增加一次请求”/“减少一次请求”时)每个信元计数器732-i递增/递减其计数值，从而对RAM721′中保持的PHY号#i的信元数量进行计数。
输出禁止控制部件734参考每个信元计数器732-i的计数值监视RAM721′的剩余存储能力。当RAM721′中足以存储一个信元的存储量已用完(或正在变为不足)时，输出禁止控制部件734对接收接口部件11中的读控制部件641发送用于每个PHY号#i的输出(读)禁止信号。
即，当在UTOPIA24(33)中停滞信元上的传送(发送)处理时，上述输出禁止控制部件734禁止从UTOPIA23(24)对信元处理部件10的输出信元处理。在该情况下，输出禁止控制部件734可以独立地对每个PHY层5-i禁止上述输出处理。
若从接收接口部件11到发送接口部件12的信元传输延迟为一个信元或多个信元时，要求输出禁止控制部件734把现在正从接收接口部件11中的读处理部件64(图32中的发送信道信息信号线65f)的信元PHY号#i考虑为传输禁止条件。
外部接口部件74A中的发送信道决定部件743a决定发送信道(PHY号)#i，并且从RAM721′读出该PHY号#i的信元。这里，根据中间控制部件73的RAM731′中的PHY号#i的写单元，有可能唯一地识别要从RAM721′中读出的信元的写单元。
RAM地址生成部件746′根据PHY号#i上的信息以及由发送信道决定部件743了解的信元写单元生成上述RAM地址。
在具有上述结构的发送接口部件12中，中间控制部件73中的输出禁止控制部件734监视每个信元计数器732-i的计数值以监视是否在RAM721中存在其存储量已用完(或正变为不足)的信道(PHY号)#i。若存在其存储量已用完(或正变为不足)的PHY号#i，输出禁止控制部件734向接收接口部件11的读控制部件641发送对该PHY号#i的信元的输出禁止信号。
当接收输出禁止信号时，读控制部件641停止从RAM621′读相应PHY号#i的信元。但是，读控制部件641继续与输出禁止信号指定的PHY号#i不同的其它PHY号#i的信元的读处理。
当从发送接口部件12接收输出禁止信号时，上述接收接口部件11暂停输出(读)信元。从而有可能避免由于例如UTOPIA24(33)中的信元发送处理停滞下仍向信元处理部件10输出信元而造成的信元丢失(损失)，这使得ATM通信的可靠性得到改进。
独立地向各个PHY号#i发送输出禁止信号，从而继续进行和输出禁止信号指定的PHY号#i不同的PHY号#i的信元的处理。从而有可能不必由于只停滞一部分PHY号#i的信元上的传输处理而禁止所有PHY号#i的信元读处理(即，不必完成停止信元流)，这大大改进信元传输效率(行效率)。
此外，上述读处理部件64根据中间控制部件63的RAM631′中保持的信元的在RAM621′中的写单元的信息(面号)读信元，从而不会由于噪声等作用而使写入信元的次序(面)和读出信元的次序(面)彼此偏离。从而有可能在任何时候正常地执行信元读处理，这大大改进接收接口部件11的可靠性并且改进信元处理部件10中的信元处理的可靠性。
由于以具有RAM621′和721′配置数据保持部件62和72，当和采用触发器(FF)电路相比时，有可能以特别简单的结构以及最小的存储容量实现对每个PAY号#i的信元管理。这有助于减小数据保持部件62和72的尺寸，并进而减小接口部件11和12的尺寸。
尽管只有发送接口部件12一侧上的中间控制部件73的RAM731′可以为每个PHY层5-i保持PHY号#i。然而，有可能替代地在接收接口部件11一侧上的中间控制部件63中以和RAM731′相同的结构配置RAM631′，这进一步改进传输有效性。
此外，可以把传输禁止控制功能应用于上述构造成用于PHY层的或者采用“直接系统”的接口部件11和12，或者应用于公共使用的或冗余式的接口部件11和12。
(E)对ATM处理设备7中时钟提供系统的说明。
例如如图34中所示，由时钟分配器17向上述接收接口部件11、发送接口部件12及信元处理部件10分配和提供。按照该实施方式，时钟由设置在时钟分配器17的前级中的延迟缓冲器18延迟。从延迟缓冲器18的前级向外输出输出时钟。
因此，有可能充分满足交变电流特性要求，尤其，输入相位余量特性〔具体地，信号的输入相位要求例如，在时钟速率为50MHz(兆赫)的情况下，输出到ATM层的时钟脉冲的建立余量为4ns(纳秒)，保持余量为1ns〕。即使在具有多种功能，诸如ATM层和PHY层、“轮询系统”和“直接系统”、“现行系统”和“备用系统”等等，的情况下，仍有可能充分满足该要求。
(F)其它虽然通过应用本发明的SDH传输网络1说明了上述实施方式，本发明不限制于上述示例，而是可按类似方式应用于任何处理至少一个信元(定长数据)的传输网络。
请注意不受限于上述各种示例，在不违背本发明的范围下可以各种方式予以修改。
权利要求
1．一种定长数据处理型接口设备，用于对多个各掌握用于异步通信的定长数据的发送设备和一个在所述定长数据上执行所需处理处理的数据处理设备进行接口，其包括一个接收数据管理部件，用于从所述多个发送设备中的任一发送设备接收定长数据，以便根据所述发送设备的标识信息为每个所述发送设备管理所述定长数据；以及一个接收数据发送部件，用于向所述数据处理设备发送由所述接收数据管理部件管理的所述定长数据以及所述标识信息。
2．根据权利要求1的定长数据处理型接口设备，其中所述接收数据管理部件包括一个用于接收的存储部件，其能存储所述定长数据和所述发送设备上的标识信息；一个接收接口部件，用于从任一发送设备接收所述定长数据，把所述定长数据和关于所述发送设备的所述标识信息关联起来，并把所述定长数据以及所述标识信息写入所述用于接收的存储部件，以便为每个所述发送设备管理所述定长数据；以及所述接收数据发送部件包括一个接收数据读处理部件，用于从所述用于接收的存储部件读出由所述接收接口部件写入的定长数据并且读出和所述定长数据对应的标识信息，并且把所述定长数据以及所述标识信息发送到所述数据处理设备。
3．根据权利要求2的定长数据处理型接口设备，其中把所述接收接口部件构造成允许发送型接收接口部件，用于根据所述发送设备中所述定长数据的保持状态向某一发送设备给予所述定长数据的发送许可，以从所述发送设备接收所述定长数据。
4．根据权利要求3的定长数据处理型接口设备，其中所述允许发送型接收接口部件具有一个接收串行决策处理部件，用于从所述多个发送设备串行地接收有关保持状态的通知，以决定应对其给出所述发送许可的发送设备。
5．根据权利要求3的定长数据处理型接口设备，其中所述允许发送型接收接口部件具有一个接收并行决策处理部件，用于从所述多个发送设备并行地接收有关所述保持状态的通知，以决定应对其给出所述发送许可的发送设备。
6．根据权利要求3的定长数据处理型接口设备，其中所述允许发送型接收接口部件包括一个接收串行决策处理部件，用于从所述多个发送设备串行地接收有关保持状态的通知，以决定应对其给出所述发送许可的发送设备；以及一个接收并行决策处理部件，用于从所述多个发送设备并行地接收有关所述保持状态的通知，以决定应对其给出所述发送许可的发送设备；其中所述允许发送型接收接口部件选择性地使用所述两个决策处理部件中的一个。
7．根据权利要求2的定长数据处理型接口设备，其中把所述接收接口部件构造成一个允许接收型接收接口部件，用于向所述发送设备通知所述用于接收的存储部件中的每个所述发送设备的定长数据保持状态，并且接收从某一发送设备接收所述定长数据的许可以从所述发送设备接收所述定长数据。
8．根据权利要求7的定长数据处理型接口设备，其中所述允许接收型接收接口部件具有一个接收串行通知处理部件，用于串行地向所述多个发送设备通知所述保持状态。
9．根据权利要求7的定长数据处理型接口设备，其中所述允许接收型接收接口部件具有一个接收并行通知处理部件，用于并行地向所述多个发送设备通知所述保持状态。
10．根据权利要求7的定长数据处理型接口设备，其中所述允许接收型接收接口部件包括一个接收串行通知处理部件，用于串行地向所述多个发送设备通知所述保持状态。一个接收并行通知处理部件，用于并行地向所述多个发送设备通知所述保持状态。其中所述允许接收型接收接口部件选择性地使用二个所述通知处理部件中的一个。
11．根据权利要求2的定长数据处理型接口设备，其中所述接收接口部件包括一个允许发送型接收接口部件，用于根据所述发送设备的所述定长数据的保持状态对某一发送设备给出定长数据发送许可，以从所述发送设备接收所述长定数据；以及一个允许接收型接收接口部件，用于向所述发送设备通知所述用于接收的所述存储部件里的各个所述发送设备的定长数据的保持状态，并且响应来自所述发送设备接收所述定长数据的所述通知接收从某发送设备接收所述定长数据的许可；其中所述接收接口部件选择性地使用二个所述接口部件中的一个。
12．根据权利要求11的定长数据处理型接口设备，其中所述允许发送型接收接口部件包括一个接收串行决策处理部件，用于串行地从所述多个发送设备接收有关所述保持状态的通知，以决定应对其给出所述发送许可的某发送设备；一个接收并行决策处理部件，用于并行地从所述多个发送设备接收有关所述保持状态的通知，以决定应对其给出所述发送许可的某发送设备；其中所述允许接收型接收接口部件选择性地使用二个所述决策处理部件中的一个；所述允许接收型接收接口部件包括；一个接收串行通知处理部件，用于串行地向所述多个发送设备通知所述保持状态；一个接收并行通知处理部件，用于并行地向所述多个发送设备通知所述保持状态；其中所述允许接收型接收接口部件选择性地使用二个所述通知处理部件中的一个。
13．根据权利要求2的定长数据处理型接口设备，其中所述用于接收的存储部件是用RAM构建的。
14．根据权利要求1的定长数据处理型接口设备还包括一条数据线，用于从所述发送设备接收所述定长数据；以及多条控制信号线，用于为了接收所述定长数据在所述定长数据处理型接口设备和所述发送设备之间交换控制信号；其中所述数据线和所述控制信号线是冗余的，以分别成为一个现行系统和一个备用系统。
15．根据权利要求14的定长数据处理型接口设备还包括一个切换检测部件，用于检测出现所述现行系统和所述备用系统之间的切换；以及一个废除处理部件，用于若所述切换检测部件检测出所述切换的出现，废除所述切换出现时刻接收到的定长数据。
16．根据权利要求1的定长数据处理型接口设备，其中所述接收数据管理部件从不同于前次接收处理中曾从其接收过定长数据的发送设备的另一个发送设备接收定长数据。
17．根据权利要求1的定长数据处理型接口设备，其中所述接收数据发送部件具有一个输出处理暂停部件，用于当在执行对所述数据处理设备处理的定长数据上的所述发送处理的其它发送设备中发送处理被停滞时暂停对所述数据处理设备输出所述定长数据的处理。
18．根据权利要求17的定长数据处理型接口设备，其中所述输出处理暂停部件在其它发送设备为多个时分别地禁止对每个其它发送设备的输出处理。
19．根据权利要求2的定长数据处理型接口设备，其中所述接收接口部件分别地为每个所述发送设备根据所述标识信息执行把所述定长数据写入到所述用于接收的存储部件的处理，把所述定长数据的写单元上的信息和所述标识信息关联起来，并且把所述定长数据和所述标识信息写入到所述用于接收的存储部件；以及其中所述接收数据读处理部件根据所述写单元上的信息执行对所述定长数据的读处理。
20．一种定长数据处理型接口设备，用于对多个各掌握用于异步通信的定长数据的发送设备和一个在所述定长数据上执行所需数据处理的数据处理设备进行接口，其包括一个发送数据管理部件，用于根据所述发送设备上的标识信息为每个所述发送设备管理由所述数据处理设备处理的定长数据；以及一个发送数据发送部件，用于根据所述标识信息向某一发送设备发送由所述发送数据管理部件管理的所述定长数据。
21．根据权利要求20的定长数据处理型接口设备，其中所述发送数据管理部件包括一个用于发送的存储部件，其能存储所述定长数据和所述发送设备的标识信息；一个发送数据写处理部件，用于从所述数据处理设备接收要发送到所述发送设备的定长数据和所述发送设备上的标识信息，把所述定长数据和所述标识信息关联起来，并把所述定长数据和所述标识信息写入到用于发送的所述存储部件，以便为每个所述发送设备管理所述定长数据；以及所述发送数据发送部件包括一个发送接口部件，用于根据存储在所述用于发送的存储部件中的所述标识信息从所述用于发送的存储部件读出要发送到所述发送设备的定长数据。
22．根据权利要求21的定长数据处理型接口设备，其中所述发送接口部件构造成一个允许发送型发送接口部件，用于根据所述发送设备中所述定长数据的保持状态向某发送设备给出定长数据的接收许可以发送所述定长数据。
23．根据权利要求22的定长数据处理型接口设备，其中所述允许发送型发送接口部件具有一个发送串行决策处理部件，用于串行地从所述多个发送设备接收有关所述保持状态的通知以决定应对其给出所述接收许可的某发送设备。
24．根据权利要求22的定长数据处理型接口设备，其中所述允许发送型发送接口部件具有一个发送并行决策处理部件，用于并行地从所述多个发送设备接收有关所述保持状态的通知以决定应对其给出所述接收许可的某发送设备。
25．根据权利要求22的定长数据处理型接口设备，其中所述允许发送型发送接口部件包括一个发送串行决策处理部件，用于串行地从所述多个发送设备接收有关所述保持状态的通知以决定应对其给出所述接收许可的某发送设备；一个发送并行决策处理部件，用于并行地从所述多个发送设备接收有关所述保持状态的通知以决定应对其给出所述接收许可的某发送设备；其中所述允许发送型发送接口选择性地使用二个所述决策处理部件中一个。
26．根据权利要求21的定长数据处理型接口设备，其中所述发送接口部件构造成一个允许接收型发送接口部件，用于向所述发送设备通知所述用于发送的存储部件中的用于每个所述发送设备的定长数据的保持状态，并且作为对向所述发送设备发送所述定长数据的所述通知的响应接收从某一发送设备发送所述定长数据的许可。
27．根据权利要求26的定长数据处理型接口设备，其中所述允许接收型发送接口部件具有一个发送串行通知处理部件，用于串行地向所述多个发送设备通知所述保持状态。
28．根据权利要求26的定长数据处理型接口设备，其中所述允许接收型发送接口部件有一个发送并行通知处理部件，用于并行地向所述多个发送设备通知所述保持状态。
29．根据权利要求26的定长数据处理型接口设备，其中所述允许接收型发送接口部件包括一个发送串行通知处理部件，用于串行地向所述多个发送设备通知所述保持状态；一个发送并行通知处理部件，用于并行地向所述多个发送设备通知所述保持状态；其中所述允许接收型发送接口部件选择性地使用二个所述通知处理部件中的一个。
30．根据权利要求21的定长数据处理型接口设备，其中所述发送接口部件包括一个允许发送型发送接口部件，用于根据所述发送设备中的所述定长数据的保持状态对某一发送设备给出定长数据的接收许可以发送所述定长数据；以及一个允许接收型发送接口部件，用于向所述发送设备通知所述用于发送的存储部件中的用于每个所述发送设备的定长数据的保持状态，并且从某一发送设备接收所述定长数据的发送许可，以对所述发送设备发送所述定长数据；其中所述发送接口部件选择性地使用二个所述接口部件中的一个。
31．根据权利要求30的定长数据处理型接口设备，其中所述允许发送型发送接口部件包括一个发送串行决策处理部件，用于串行地从所述多个发送设备接收有关所述保持状态的通知以决定应对其给出所述接收许可的某发送设备；一个发送并行决策处理部件，用于并行地从所述多个发送设备接收有关所述保持状态的通知以决定应对其给出所述接收许可的某发送设备；其中所述允许发送型发送接口部件选择性地使用二个所述决策处理部件中的一个；以及所述允许接收型发送接口部件包括一个发送串行通知处理部件，用于串行地向所述多个发送设备通知所述保持状态；一个发送并行通知处理部件，用于并行地向所述多个发送设备通知所述保持状态；其中所述允许接收型发送接口部件选择性地使用二个所述通知处理部件中的一个。
32．根据权利要求21的定长数据型接口设备，其中所述用于发送的存储部件是用RAM构建的。
33．根据权利要求20的定长数据处理型接口设备，其中所述发送数据发送部件对不同于前次发送处理中曾对其发送过定长数据的发送设备的另一个发送设备发送定长数据。
34．根据权利要求20的定长数据处理型接口设备，其中所述发送数据管理部件具有一个输出禁止控制部件，用于当停滞所述发送设备里的发送定长数据的处理时禁止从其它发送设备对所述数据处理设备输出定长数据的处理。
35．根据权利要求34的定长数据处理型接口设备，其中当其它发送设备为多个时所述输出禁止控制部件对每个其它发送设备分别地禁止所述输出处理。
全文摘要
一种定长数据处理型接口设备具有一个从多个发送设备中的任一发送设备接收定长数据以分别地为每个发送设备管理定长数据的接收数据管理部件，并具有一个把该接收数据管理部件分别地为每个发送设备管理的定长数据发送到和上述发送设备对应的一个数据处理设备的接收数据发送部件，从而对所有发送设备之中的某发送设备掌握的定长数据执行数据处理并且把进行数据处理的定长数据提供给某发送设备。
文档编号H04Q3/00GK1238627SQ9910160
公开日1999年12月15日 申请日期1999年1月28日 优先权日1998年6月4日
发明者村川博, 坂原重久, 木内秀典, 嘉田和久, 望月英明, 大仓理津子 申请人:富士通株式会社