专利名称：用于通信系统的交织/解交织设备和方法
技术领域：
本发明涉及本发明一般涉及通信系统，特别涉及用于无线电通信系统的交织/解交织设备和方法。
2．相关技术描述交织通常用于在移动通信中增强衰落信道中的纠错码的性能，并且与随机纠错码的解码密切相关。具体地讲，IMT-2000通信系统的空中接口要求实现各种交织技术的具体方法。此外，交织的方法已导致数字通信系统的可靠性增强，尤其导致了现有的和未来的数字通信系统的类似性能改善。
IMT-2000标准临时推荐将比特反向(bit reverse)交织器用作信道交织器。然而，由IMT-2000标准定义的前向链路和反向链路具有多种逻辑信道，并且交织器具有多种尺寸。因此，为了解决这种多样性要求，需要增加存储器容量。例如，在N=3前向链路传输模式中，使用从144比特/帧到36864比特/帧的多种尺寸的交织器。下面将对比特反向交织器进行简要描述。
图1示出了比特反向交织器的置换方法。参照图1，该比特反向交织器通过将各比特位置从最高有效位(MSB)交换成最低有效位(LSB)来重排各个帧比特，从而产生交织地址。这种交织方法具有下列优点。由于交织器是利用枚举函数来实现的，因而存储器的使用简单并且容易实现各种尺寸的交织。此外，置换序列的各比特位置是在主位置中随机分配的。然而，其尺寸不能用2的幂的方式来表达的交织器具有较低的存储器效率。例如，为实现36864比特交织器，需要64K比特(65536=216)的存储器。由于36864这个值大于32K比特(32768=215)，需要多加一比特来表示该数值。因此，在存储器中有28672(=65536-36864)比特没有用，因而造成了存储器浪费。此外，即使存储器有足够的容量，也很难实现发送符号的方法。此外，接收器还很难检测到所接收符号的准确位置。最后，由于使用了多种类型的交织器，必需在存储器中存储多种交织规则，这样就要求控制器(CPU)也具有高存储器容量。
传统的交织方法具有下列缺点。首先，在现有的交织方法中，交织器的尺寸不能用2的幂的方式来表达，并且具有较大尺寸的交织器具有较低的存储器效率。也就是说，在多数情况下，每个逻辑信道的尺寸不能用2m方式来表达，因此，当设计用于IMT-2000前向链路的交织器时，交织器具有很大尺寸。因此，比特反向交织方法的使用效率不高。
第二，在现有的交织方法中，必需按照收发信机的控制器(CPU或主机)中的交织器尺寸来存储各种交织规则。因此，主存储器需要除交织器缓冲器之外的单独存储装置。
第三，交织器/解交织器具有复杂的传输方案，因为当交织器尺寸被设置为2m以执行比特反向交织时，必须除去无效地址。此外，交织器/解交织器很难使符号同步。
本发明概述因此，本发明的一个目的是提供一种在通信系统中采用单一算法产生各种交织器尺寸的地址的交织设备和方法。
本发明的另一个目的是提供一种在通信系统中允许交织器存储器仅使用相应于帧尺寸N的容量的交织设备和方法。
为实现上述目的，提供了这样一种设备，该设备在存储器中从0到N-1的地址处顺序存储给定交织器尺寸N的输入比特符号，并从该存储器中读取存储的比特符号。该设备包括一查找表，用于提供满足等式N=2m×J的第一变量m和第二变量J；和一地址产生器，用于依据从查找表提供的第一和第二变量m和J产生一读地址。该读地址是由2m(K mod J)+BRO(K/J)来确定的，其中K(0≤K≤(N-1))表示读取序列，并且BRO是用于通过比特反向将二进制值转换为十进制值的函数。
附图的简要说明从下面结合附图的详细描述中，本发明的上述和其它目的、特征和优点将变得更加明白，附图中图1是解释按照现有技术的比特反向交织器的置换方法的图；图2是按照本发明一个实施例的交织器的框图；和图3是按照本发明一个实施例的解交织器的框图。
优选实施例的详细描述下面将参照附图描述本发明的优选实施例。在下面的描述中，为避免公知的功能或结构会以不需要的细节影响本发明，没有对这些公知功能或结构进行详细描述。
按照本发明一个实施例的交织器/解交织器采用交织/解交织算法来置换输入符号的序列，然后将它们以新的序列存储在输出缓中器中。因此，由本发明提出的交织器/解交织器包含三部分交织器存储器(输入数据缓冲器和输出数据缓冲器)、地址产生器和现有计数器。
图2示出了按照本发明一个实施例的交织器。参照图2，地址产生器211接收交织器尺寸值N、第一变量m、第二变量J和时钟信号，以产生用于读取顺序存储在交织器存储器212中的比特符号的交织器存储器地址。交织器存储器212在写操作模式期间顺序存储各输入比特符号，并在读操作模式期间按照从地址产生器211提供的地址输出这些比特符号。计数器213对输入时钟计数，并将时钟计数值作为写地址值提供给交织器存储器212。
如上所述，交织器在写操作模式期间顺序写入输入数据，并按照从地址产生器211产生的读地址输出存储在交织器存储器212中的数据。
这里，地址产生器211按照由下列等式(1)定义的部分比特反向交织算法来产生读地址(即，交织地址值)。对于给定的K……(0≤K≤(N-1))r=K mod J；PUC=K/J；s=BRO(PUC)；ADDRESS READ=r×2m+s其中‘K’表示输出数据比特的序列并被称为序列号；‘m’表示从LSB到MSB的连续零(0)比特的数目并被称为第一变量；而J表示相应于除连续零(0)比特(即m)之外的比特的十进制值并被称为第二变量。这里，交织器尺寸N被定义为2m×J。
下面将参照等式(1)对产生用于读取顺序写入存储器中的输入符号的地址的方法进行描述。假定交织器的尺寸为N。在等式(1)中，K(=0，1，2，…，N-1)表示输入数据的读取序列，而r、PUC、s表示预定变量。此外，‘mod’和‘/’分别表示用于计算余数和商数的每一次模运算和除法运算。此外，BRO(H)表示用于通过从MSB到LSB反向排序二进制值，将‘H’转换为二进制值然后将其转换为十进制值的比特反向函数。因此，通过使用等式(1)的函数，交织器可计算与输入数据序列‘K’相应的读取序列索引ADDRESS READ，并按照该读取序列索引ADDRESS READ读取存储器的内容。第一和第二变量由交织器尺寸确定。一旦确定了交织器尺寸N和第一及第二变量，则交织器根据这些值按照下列算法产生相应于每个K的新地址索引ADDRESS READ，并利用这些地址索引ADDRESS READ读取交织器存储器212中的数据。
下面将对根据帧尺寸(或交织器尺寸)N确定第一和第二变量的方法进行描述。预定交织器尺寸N表达为二进制值。此外，计算出从LSB到MSB连续的连续‘0’比特的数目，然后将该数目定义为第一变量m。之后，将除零比特之外截取的比特集合并转换为十进制值。转换后的十进制值定义为第二变量J。
例如，当N=576时，可转换为二进制值N=[1001000000]，因此m=6并且J=(1001)2=9。
图3示出其操作与上述交织器的操作相反的解交织器。
参照图3，地址产生器311通过接收交织器尺寸值N、第一变量m、第二变量J和时钟信号，产生用于执行写操作模式的解交织器存储器地址。地址产生器311将产生的解交织器存储器地址提供给解交织器存储器312。解交织器存储器312在写操作模式期间按照从地址产生器311提供的写地址存储输入数据，并在读操作模式期间顺序输出所存储的数据。计数器313对输入时钟计数，并将时钟计数值作为读地址值提供给解交织器存储器312。
解交织器具有与交织器相同的结构，并且具有与交织器相反的操作。也就是说，解交织器与交织器的不同之处在于，在写操作模式期间，利用等式(1)的算法将输入数据存储在解交织器存储器312中，并且在读操作模式期间将该数据顺序读出。也就是说，解交织器在写模式期间以原始序列存储数据，以便恢复从发送器发送的数据的原始序列。
为方便起见，下面将参照交织器进行描述。另外还可以参照应用于作为未来移动通信系统的IMT-2000系统的实施例。
首先，将参照下面的表1对用在IMT-2000系统的前向链路中的交织器尺寸进行详细描述。
其中，F-FCH代表前向基本信道，F-SCH代表前向辅助信道，F-CCCH代表前向公共控制信道，F-SYNC CH代表前向同步信道，F-PCH代表前向寻呼信道，并且F-DCCH代表前向专用控制信道。
从表1可以看到，在IMT-2000系统中，提出了12种交织器尺寸(N=12)，如由‘O’所指示的，每个尺寸应用于前向逻辑信道。例如，前向基本信道F-FCH(用于速率集(Rate Set)2)使用144比特、576比特和1152比特交织器尺寸，其中5毫秒帧用于该144比特交织器尺寸。
下面的表2所示的是为表1的交织器尺寸计算的第一变量m和第二变量J。
参照表2，下面将对为N=9216的交织器尺寸计算第一和第二变量的方法进行描述。首先，交织器尺寸9216可表示为二进制值N=[10010000000000]。对于该二进制值，计算出从LSB到MSB的连续零(0)比特的最大数目，然后将所计算出的值定义为第一变量m。之后，截取的比特而不是连续零比特被集合并转换为十进制(1001=9(10))。该十进制值被称为第二变量J。
下面的表3和表4以举例方式分别示出了用于N=576的交织器的写和读模式。
[表4] 在写操作模式中，输入数据比特被顺序存储在交织器存储器212中从地址000到地址574处，如表3所示那样。接下来，在读操作模式中，使用从地址产生器211产生的读地址从交织器存储器212输出数据比特。
例如，将参照等式(1)描述哪个数据比特将成为第三输出数据比特(k=2)。首先，对于N=576，m=6并且J=9。因此，r=2mod9=2，并且PUC=2/9=0。此外，s=BRO(0)=0。结果，最后计算出的地址ADDRESS_READ=2×26=128。在如表4所示的交织器的写模式中，输出地址由1到N来表示。也就是说，所有的输出地址都分别增加1。
如上所述，本发明已提出了一种用于不能用2的幂的方式表达的多种交织器尺寸的有效地址产生方法。这就解决了现有交织器的低存储器效率问题。此外，能够采用单一算法为多种交织器尺寸产生地址。因此，主机(或CPU)不需要对各个交织器尺寸存储单独交织规则，从而节省了存储器容量。此外，交织器存储器仅使用相应于帧尺寸N的容量，因此增加了存储器效率。
尽管已参照本发明的具体优选实施例图示并描述了本发明，但本领域普通技术人员应当理解，在不脱离由所附权利要求书定义的本发明的精神和范围的情况下，可对本发明进行多种形式和细节上的修改。
权利要求
1．一种在存储器中从地址1到N处顺序存储N个输入比特符号，并从该存储器中读出所存储的比特符号的方法，包括下列步骤提供满足等式N=2m×J的第一变量m和第二变量J；和在由下式确定的地址处读取第K(0≤K≤(N-1))个比特符号，2m(K mod J)+BRO(K/J)其中，BRO是用于通过比特反向将二进制值转换为十进制值的函数。
2．如权利要求1所述的方法，其中，所述第一变量m表示当尺寸N被表示为二进制值时从最低有效位(LSB)起的连续零(0)比特的数目。
3．如权利要求1所述的方法，其中，所述第二变量J表示当尺寸N被表示为二进制值时相应于截取的各比特而不是从LSB起的连续零比特的十进制值。
4．一种在存储器中从地址1到N处顺序存储给定交织器尺寸N的输入比特符号，并从该存储器中读出所存储的比特符号的方法，其中，比特符号是在由等式2m×r+s所确定的地址处读出的，其中，当交织器尺寸N被表示为二进制值时，将等于或小于从LSB起的连续零比特数目的一整数定义为第一变量m，将通过转换相应于截取的各比特而不是连续零比特的二进制值而确定的一个十进制值定义为第二变量J，通过将读取序列K(0≤K≤(N-1))除以第二变量J而获得的商数表示为二进制值、对所述二进制值进行比特反向、并且将比特反向的二进制值转换为所述十进制而确定的十进制值定义为第四变量s，并且，通过将读取序列K除以第二变量J而确定的余数定义为第三变量r。
5．一种在存储器中从地址1到N处顺序存储给定交织器尺寸N的输入比特符号，并从该存储器中读出所存储的比特符号的方法，包含下列步骤当N被表示为二进制值时，将从LSB起的连续零比特数目定义为第一变量m，并将相应于截取的各比特而不是连续零比特的二进制值转换为十进制值，以定义第二变量J；计算相应于通过将读取序列K除以第二变量J而获得的余数的第三变量r；将通过将读取序列K(0≤K≤(N-1))除以第二变量J而获得的商数表示为二进制值，对所述二进制值进行比特反向，并且将比特反向的二进制值转换为十进制，从而将所述十进制值定义为第四变量s；和在由等式2m×r+s所确定的地址处读取比特符号。
6．一种在存储器中从1到N的地址处顺序存储给定交织器尺寸N的输入比特符号，并从该存储器中读取存储在地址R处的比特符号的设备，该设备包括一查找表，用于提供满足等式N=2m×J的第一变量m和第二变量J；和一地址产生器，用于依据从所述查找表提供的第一和第二变量m和J产生一读地址，该读地址是由下式来确定的，2m(K mod J)+BRO(K/J)其中K(0≤K≤(N-1))表示读取序列，并且BRO是用于通过比特反向将二进制值转换为十进制值的函数。
7．如权利要求6所述的设备，其中，所述第一变量m表示当N被表示为二进制值时从LSB起的连续零比特的数目。
8．如权利要求6所述的设备，其中，所述第二变量J表示当尺寸N被表示为二进制值时相应于截取的各比特而不是从LSB起的连续零比特的十进制值。
9．一种在存储器中从1到N的地址处顺序存储给定交织器尺寸N的输入比特符号，并从该存储器中读取各比特符号的设备，该设备包括一查找表，用于提供第一变量m和第二变量J，其中，当N被表示为二进制值时，第一变量m表示从LSB起的连续零比特的数目，并且第二变量J表示相应于截取的各比特而不是从LSB起的连续零比特的十进制值；和一地址产生器，用于产生由2m×r+s确定的读地址，其中s是通过将读取序列K(0≤K≤(N-1))除以第二变量J而获得的商数表示为二进制值、对所述二进制值进行比特反向、并且将比特反向的二进制值转换为所述十进制而确定的十进制值，并且，r是通过将读取序列K除以第二变量J而确定的余数。
10．一种在存储器中从1到N的地址处顺序存储给定交织器尺寸N的输入比特符号，并从该存储器中读取各比特符号的设备，该设备包括一查找表，用于提供第一变量m和第二变量J，其中，当N被表示为二进制值时，第一变量m表示从LSB起的连续零比特的数目，并且第二变量J表示相应于截取的各比特而不是从LSB起的连续零比特的十进制值；和一地址产生器，用于依据从所述查找表提供的第一和第二变量m和J产生一读地址，该读地址是由下式来确定的，2m(K mod J)+BRO(K/J)其中K(0≤K≤(N-1))表示读取序列，并且BRO是用于通过比特反向将二进制值转换为十进制值的函数。
全文摘要
一种在存储器中从1到N的地址处顺序存储给定交织器尺寸N的输入比特符号,并从该存储器中读取存储的比特符号的设备;该设备包括:一查找表,用于提供满足等式N=文档编号H04B7/26GK1287718SQ99801914
公开日2001年3月14日 申请日期1999年12月10日 优先权日1998年12月10日
发明者金民龟 申请人:三星电子株式会社