访问。
[0059]在处理块6170，过程可终止。
[0060]在图6中描绘的块的序列和编号并不打算暗示操作的顺序而排除其它可能性。本领域中的技术人员将认识到，前述系统和方法容许各种修改、变型和变化。
[0061]例如，在图6所描绘的实施例中，在处理块6070中，母亲可使用中介应用程序来选择女儿的智能电话以作为请求设备，并代表该请求设备进行对车辆的有限使用的请求。然而，这不需要一定是这种情况。在另一示例中，孩子可将请求消息(例如，经由请求应用程序)传输到中间设备，其可用于在中间设备上的中介应用程序处自动填入请求。
[0062]此外，例如，在图6所描绘的实施例中，请求设备的请求应用程序可以是启用Kerberos的(即，处理块6140)。孩子可使用启用Kerberos的请求应用程序以获得对车辆的访问。然而，这不需要总是这种情况。在另一示例中，可能不一定使用启用了认证客户端的请求设备来请求有限访问。以例如销售人员向消费者出售车辆的情况为例。消费者可随机地走进销售人员的车行中，且可能不一定利用启用了认证客户端的智能电话(即，请求设备)。
[0063]然而，在这种情况，销售人员可请求消费者下载应用程序到消费者的智能电话。应用程序也可提出销售人员的智能电话(即，中间设备)的设备标识号码(例如，电话号码)。该应用程序可使用这个号码来创建在消费者的智能电话和销售人员的智能电话之间的安全连接(即，类似于处理块6060)。此外，应用程序可被配置为参与允许销售人员代表消费者来请求访问的认证和访问过程，并允许消费者得到对车辆的有限访问。
[0064]此外，在图6所描述的不例中，一个控制设备可与一个中间设备和一个服务设备共享关系。然而，这不需要一定是这种情况。例如，在汽车销售人员的事例中，销售人员的电话可从多个控制设备(例如，多个遥控无钥匙进入设备)请求对多于一个车辆的访问。或者，可替代地，单个控制设备(例如，计算机设备)可认证所做出的关于多于一个设备(例如，在销售人员的车行中的所有汽车)的请求。
[0065]此外，例如，在图6所描述的实施例中，在车辆处的访问应用程序可通过确定在控制设备处起源的访问票来认证访问票(即，处理块6160)。然而，这不需要是可被验证的唯一信息。在另一示例中，除了起源信息以外，访问应用程序可将在通信期间接收的孩子的电话的设备标识号码与包括在由遥控无钥匙进入设备生成的访问票中的孩子的电话的设备标识号码进行比较。遥控无钥匙进入设备可例如在从母亲的电话发送的访问请求票中接收到了孩子的电话的设备标识号码。
[0066]图7示出根据一个实施例的处理器核心30。处理器核心30可以是任何类型的处理器的核心200，例如微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器或执行代码的其它设备的核心。虽然在图7中只示出一个处理器核心30，但是处理元件可以可替代地包括多于一个图7所示的处理器核心30。处理器核心30可以是单线程核心，或对于至少一个实施例，处理器核心30可以是多线程的，这是因为它可包括每核心多于一个硬件线程上下文(或“逻辑处理器”)。
[0067]图7还示出耦合到处理器30的存储器38。存储器38可以是对本领域中的技术人员已知的或另外可用的各种存储器(包括存储器分级结构的各层)中的任一种。存储器38可包括由处理器30的核心执行的一个或多个代码39指令，如已讨论过的，其中代码39可实现方法6001 (图6)的一个或多个方面。处理器核心30遵循由代码39指示的指令的程序序列。每个指令可进入前端部分31并由一个或多个解码器32处理。解码器32可生成微操作(例如，以预定格式的固定宽度微操作)作为其输出，或可生成反映原始代码指令的其它指令、微指令或控制信号。所示前端31还包括寄存器重命名逻辑33和调度逻辑34，其通常分配资源并将与转换指令相应于的操作进行排队以用于执行。
[0068]处理器30被示为包括具有一组执行单元35-1到35-N的执行逻辑35。一些实施例可包括专用于特定的功能或功能组的多个执行单元。其它实施例可包括可执行特定的功能的仅仅一个执行单元或一个执行单元。所示执行逻辑35执行由代码指令所指定的操作。
[0069]在完成由代码指令所指定的操作的执行之后，后端逻辑36使代码39的指令退出(retire)。在一个实施例中，处理器30允许无序执行，但需要指令的有序退出。退出逻辑37可采取如本领域中的技术人员已知的各种形式(例如，重排序缓冲器等)。以这种方式，在代码39的执行期间，至少在由解码器所生成的输出、由寄存器重命名逻辑33所利用的硬件寄存器和表格以及由执行逻辑35修改的任何寄存器(未示出)方面，处理器核心30发生变换。
[0070]虽然未在图7中示出，但是处理元件可包括在具有处理器核心30的芯片上的其它元件。例如，处理元件可包括连同处理器核心30的存储器控制逻辑。处理元件可包括I/O控制逻辑和/或可包括与存储器控制逻辑集成的I/O控制逻辑。处理元件还可包括一个或多个高速缓冲存储器。
[0071]现在参考图8，示出了根据本发明的实施例的系统实施例1000的框图。在图8中示出了包括第一处理元件1070和第二处理元件1080的多处理器系统1000。虽然示出两个处理元件1070和1080，但是应理解，系统1000的实施例也可包括仅仅一个这样的处理元件。
[0072]系统1000被示出为点对点互连系统，其中第一处理元件1070和第二处理元件1080经由点对点互连1050被耦合。应理解，图8所示的任何或所有互连可被实现为多点分支总线而不是点对点互连。
[0073]如图8所示，处理元件1070和1080中的每个可以是多核心处理器，包括第一处理器核心和第二处理器核心(即，处理器核心1074a和1074b以及处理器核心1084a和1084b)。这样的核心1074a、1074b、1084a、1084b可被配置为以类似于上面关于图7讨论的方式执行指令代码。
[0074]每个处理元件1070、1080可包括至少一个共享缓冲存储器1896。共享高速缓冲存储器1896a、1896b可存储由处理器的一个或多个组件(例如，分别为核心1074a、1074b和1084a、1084b)利用的数据(例如，指令)。例如，共享高速缓冲存储器可在本地缓存存储在存储器1032、1034中的数据以用于由处理器的组件更快地访问。在一个或多个实施例中，共享高速缓冲存储器可包括一个或多个中级高速缓冲存储器，例如第2级(L2)、第3级(L3)、第4级(L4)或其它级的高速缓冲存储器、最后一级高速缓冲存储器(LLC)和/或其组合。
[0075]虽然只示出两个处理元件1070、1080，但是应理解，本发明的范围并不被这样限制。在其它实施例中，一个或多个额外的处理元件可出现于给定处理器中。替代地，处理元件1070、1080中的一个或多个可以是除了处理器以外的元件，例如加速器或现场可编程门阵列。例如，额外的处理元件可包括与第一处理器1070相同的额外处理器、与第一处理器1070异构或不对称的额外处理器、加速器(例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其它处理元件。在包括架构、微架构、热、功率消耗特性等的指标度量范围方面，可以存在处理兀件1070、1080之间的各种差异。这些差异可以有效地将其自身表现为处理元件1070、1080之间的不对称性和异构性。对于至少一个实施例，各个处理元件1070、1080可以驻留于同一管芯封装中。
[0076]第一处理元件1070还可以包括存储器控制器逻辑(MC) 1072和点对点(P_P)接口1076和1078。类似地，第二处理元件1080可以包括MC 1082和P-P接口 1086和1088。如图8所示，MC 1072和1082将处理器耦合到相应的存储器，S卩，存储器1032和存储器1034，其可以是本地附接到相应处理器的主存储器的部分。虽然MC逻辑1072和1082被示出为集成到处理元件1070、1080中，但是对于替代的实施例，MC逻辑可以是在处理元件1070、1080外部的分立逻辑，而不是集成在处理元件1070、1080中。
[0077]第一处理元件1070和第二处理元件1080可以分别经由P-P互连1076、1086和1084耦合到I/O子系统1090。如图8所示，I/O子系统1090包括P-P接口 1094和1098。此外，I/O子系统1090包括将I/O子系统1090与高性能图形引擎1038耦合的接口 1092。在一个实施例中，总线1049可以用于将图形引擎1038耦合至I/O子系统1090。或者，点对点互连1039可以耦合这些组件。
[0078]进而，I/O子系统1090可经由接口 1096而耦合到第一总线1016。在一个实施例中，第一总线1016可以是外围组件互连(PCI)总线或诸如PCIExpress总线或另一第三代I/O互连总线这样的总线，然而本发明的范围并不被如此限制。
[0079]如图8所示，各种I/O设备1014可连同总线桥1018 —起耦合到第一总线1016，总线桥1018可将第一总线1016耦合到第二总线1010。在一个实施例中，第二总线1020可以是低引脚数(LPC)总线。在一个实施例中，可以耦合到第二总线1020的各种设备包括，例如键盘/鼠标1012、通信设备1026(其进而可以与计算机网络503进行通信)以及数据存储单元1018，例如是可包括代码1030的磁盘驱动器或其它大容量存储设备。代码1030可以包括用于执行上述一个或多个方法的实施例的指令。因此，如已经讨论过的，所示出的代码1030可实现方法6001 (图6)的一个或多个方面，并可类似于代码39 (图7)。此外，音频I/O 1024可耦合到第二总线1020。
[0080]要注意的是，也构思了其他实施例。例如，不同于图8的点对点架构，系统可实现多点分支总线或另一这样的通信拓扑。此外，可以替换地使用比图8所示的更多或