一种适用于ds-1帧接收侧解析的方法
【技术领域】
[0001] 本发明属于PDH通信领域，具体涉及DS-1帧接收侧解析方法，以及实现同样功能 的芯片、UE、仪器等。
【背景技术】
[0002]DS-1传输系统为早期TOH通信系统，它把24路数字语音信道按时分多路的原理复 合在一条1. 544Mb/s的高速信道上。复合的帧格式由ITU-TG. 704标准定义。它包含24 个DS0(64kbps)时隙，编号从1到24,每个时隙8bit，共192bit位。DS-1帧基本帧还包括 一个F比特位（framingbit)，作为帧同步位，表示当前帧结束和下一帧的开始。因此一个 完整的DS-1帧包含1个帧同步位和24个时隙共193比特，且该码流为串行码流，上一帧与 下一帧紧密相连没有空隙，如图4所示。DS-1帧解析依靠DS复帧解析出帧同步序列，从而 定位出帧同步位。
[0003]ITU-TG. 704标准定义了两种DS-1帧复接方式，分别为SF帧和ESF帧。
[0004]SF帧格式如表一：
[0005]表一
[0006]
[0007]ESF帧格式如表二：
[0008]表二
[0009]
[0010]DS-1接收侧解析方法即在一组串行序列中，按照ITU-TG. 704规定的复帧格式提 取出F比特序列，从而定位DS-1帧。简言之，如果能提取出其中的24个F比特满足ITU-T G. 704规定的复帧序列，则认为可以定位DS-1帧。依据ITU-TG. 704，SF帧的24位F比特序 列为：1000_1101_1100_1000_1101_1100,ESF帧 24 位比特序列为：xxxO_xxxO_xxxl_xxxO_ xxxl_xxxl，其中x代表任意值。
[0011] 由于DS-1帧仅依靠这1比特用做帧定位，目前现有方案大部分基于遍历搜索，耗 时较长。
【发明内容】
[0012] 本发明的目的是解决DS-1接收机中由于采用传统解帧方法带来的解析时间较长 的问题，本发明提供了一种快速解析DS-1帧的方法。
[0013] 本发明提供的适用于DS-1帧接收侧快速解析方法，包含以下步骤：
[0014] 第1、经过线路侧PHY处理后将线路侧的电信号转换为逻辑侧的串行数字序列，并 传输至可编程逻辑阵列（FPGA)。通过可编程逻辑阵列（FPGA)将得到的数字序列存储至RAM中，为了达到快速检索DS-1帧的目的，对RAM做如下处理：
[0015] 第1. 1，设置RAM为地址总线位宽为13比特。
[0016] 第1. 2,高5比特作为各个基本帧存储的基地址，按照ITU-T标准规定，DS-1复帧 最高为24帧，因此选取5比特作为基本帧的基地址，满足：
[0017] 25>24。
[0018] 第1. 3,低8比特作为基本帧各个bit的存储地址，按照ITU-T标准规定，DS-1基 本帧为193比特，满足：
[0019] 28>193〇
[0020] 操作方式如下，设置一个计数器，地址的低8比特每个时钟周期自加，计数器计至 193时归零，即一个完整的DS-1帧时归零。而同时高5比特加1，以此类推。依靠这样的存 储方式，得到了一个类似于矩阵的存储阵列。矩阵的每一列即为一个DS-1基本帧，而矩阵 的每一行则为不同的DS-1帧相同位置的比特的组合。通过对RAM地址的控制，按照矩阵的 行读取RAM。操作方式如下：设置一个计数器，在读取RAM时，地址的高5位自加，低8位保 持不变，当计数器计至24时，则表示读取了一行。如果读取矩阵的下一行，则控制RAM地址 的低8位加1即可。
[0021] 第2,通过对RAM进行并行遍历搜索，得到DS-1帧的X，Y坐标；
[0022] 并行遍历搜索方法是将由第1步得到的193行的RAM划分为5个区间，由5个搜 索引擎并行搜索复合DS-1帧的特征序列，以达到缩短搜索时间的目的，并最终在矩阵中找 到复合标准的序列。
[0023] 通过FPGA搭建序列搜索电路，搜索方法如下：
[0024] 第2. 1，按行读取RAM，如果得到的24比特值与ITU-T标准定义的序列匹配，则保 留当前位置；如果与ITU-T标准定义的序列不匹配，则对读取的24比特值进行移位操作。 如果移位24次后仍然没有匹配成功，则读取下一行数据，如此反复，直至遍历全部193行数 据。
[0025] 第2. 2,为了加速检测过程，采用并行搜索方式。依据上述检测原理，极限情况下需 要匹配193x24 = 4632次，为了在短时间内匹配成功，将193行数据划分为5个搜索区间， 各个区间并行搜索，如果搜索匹配成功，则保留当前的行位置（Y轴位置），列位置（X轴位 置），对后续的DS-1复帧进行重复确认操作，以防止随机的承载业务数据恰巧与标准定义 的序列相同。如果后续复帧在同一位置仍然匹配成功，则认为DS-1复帧检测成功。重复确 认的次数可依据不同的负载码型进行不同的设置，直到找到一个准确的行位置和列位置。
[0026] 第3,利用得到的X，Y坐标提取出DS-1帧序列。由于DS-1帧的传输形式是连续且 首尾相接的，因此在第1步中写入RAM的起始点是随机选取的，系统并不知道随机选取的起 始点与DS-1帧复帧头的偏移量。所以这一步的目的即利用第2步中得到的X，Y坐标值得 到写入RAM的起始点与DS-1帧复帧头的偏移量。具体操作过程为：
[0027] 3. 1在FPGA中设置一个计数器，当第一次写入RAM的时候该计数器归零，而后每写 入1比特该计数器加1，直到写入193比特，也就是一个DS-1帧帧长时该计数器清零，如此 往复。该计数器的目的是记录随机选取的起始点的相对位置。
[0028] 3. 2在第2步中得到了矩阵X，Y的坐标值。由我们之前的定义，X表示矩阵的行 数，该行数与第一行的距离代表随机选取的起始点与复帧的起始点在一个DS-1帧内的偏 移量，该值小于193 ;Y表示矩阵的列数，该列数与第一列的距离代表随机选取的起始点与 复帧的起始点相距的DS-1帧的个数，该值小于24;由上可知：DS-1复帧的起始位置距离写 入RAM的起始点的位置D为：
[0029] D = YX193+X。
[0030] 本发明的优点和有益效果：
[0031] 本发明在可编程逻辑阵列（FPGA)中通过矩阵式存储方式将数据存入RAM，采用并 行搜索方法，加速DS-1帧检测过程。
【附图说明】：
[0032] 图1为DS-1帧检测系统框架示意图；
[0033] 图2为DS-1帧检测的信号流程图；
[0034] 图3为RAM矩阵式存储示意图；
[0035] 图4为DS-1帧码流不意图；
[0036] 图5为搜索流程示意图；
[0037] 图6为由矩阵坐标点标定DS-1复帧起始点示意图；
[0038] 图7与RAM仿真不意图；
[0039] 图8读RAM仿真不意图；
[0040] 图9移位匹配仿真示意图；
[0041] 图10坐标提取帧头仿真不意图。
【具体实施方式】
[0042] 下面结合附图和实例，详细描述本发明的技术方案。本发明的所有内容均已在 FPGA中实现，FPGA型号为Xilinx的Spartan6系列的XC6SLX45。为了在有限的资源中实 现本发明的所有细节，对本发明的算法在不影响性能的前提下，进行有适当的简化。
[0043] 第1、经过PHY得到DS-1帧码流，码流速率为1. 544Mhz。FPGA内部采用随路时钟将 得到的码流按照矩阵式存储方法存储至RAM中，在综合资源和性能的考虑下，本方案采用 宽度为1，深度为8192的块RAM作为存储介质。以此线路时钟即1. 544Mhz时钟作为RAM的 写时钟。一个DS-1复帧由24个DS-1帧组成，而每个DS-1帧由193bit组成，因此在FPGA设 置两个计数器，计数器1计算DS-1单帧中各个bit的个数，计数器2计算DS-1帧的个数。计 数器1在计至193后归零，表示已经存满一个DS-1帧，同时计数器2加1，如此反复直至存满 24个DS-1帧。FPGA的仿真波形见图7,写时钟为线路时钟，在写第一帧时，写地址高位为0， 低位加1，在写第二帧时，高5位加1，低位归零重新自加，图中地址为16进制表示。最终可 以得到如图3所示的存储阵列。该矩阵的列由RAM地址的低8位确定，该矩阵的行由RAM地 址的高5位确定。举例，图中Al，1为第一列第一行，地址为13'b0_0000_0000_0000(FPGA 从〇开始计数），A2, 1为第二行第一列，地址为13'b0_0000