一种片上网络多核架构的制作方法
【技术领域】
[0001] 本发明涉及片上网络技术领域，尤其是一种片上网络多核架构。
【背景技术】
[0002] 随着微电子计算技术的发展，超大规模集成电路的集成度越来越高，片上网络系 统（SOC)总线结构的弊端逐渐暴露出来，物理连接和单一时钟引起的时钟延迟等问题，制 约了 SOC的进一步发展，于是在1999年以瑞典皇家理工学院为代表的学术机构提出了新 型的通讯架构-N0C，这种设计把通信网络概念结合到集成电路设计中，每个计算单元模块 都是片上网络的一个路由节点。而在传统的SOC设计中，都是采用总线架构将各个模块连 接起来并且使用一个统一时钟。虽然SOC在集成度低的情况下这个方案还是可行的，但是 随着集成度的不断提高，SOC受到严重的时钟延迟和偏移影响，这个给设计者带来极大的挑 战，片上网络（NOC)则彻底的解决了这个问题，NOC系统采用一种分布式网络结构，他们没 有统一时钟，各个计算单元通过路由器连接，他们相互独立各自可以完全独立工作。
[0003] 传统总线结构的SOC通讯效率比较低，不能真正的实现多处理器并行处理通信任 务，使得传统总线结构遇到了无法克服的通信瓶颈，主要表现如下：
[0004] (1)不易扩展性：随着工艺发展，大数据计算的要求使得芯片上处理器数目将越 来越多，处理器之间的通讯量也随之大增，导致SOC总线地址资源和处理器数目之间的不 匹配，另外有限的地址资源限制处理器数目的增加。
[0005] (2)不能并行通信：在SOC中都是采用总线结构，虽然总线结构是一种共享互连结 构，但是当多个处理器同时发出请求时，总线就会根据优先级产生仲裁，这个导致系统不能 并行通信，从而导致系统通信效率低下。
[0006] (3)单一时钟同步问题：SOC在总线结构下要求信号全局同步，随着工艺特征和频 率要求越来越高，总线结构下互连延时使得时钟错位问题变的难以控制，单一时钟同步全 芯片的工作变的极其困难，因此迫切需要提出全新的互连机制替代传统的总线机制。
[0007] 如图1所示，通常的NOC多核架构包括计算单元，共享memory，两个以上的网络接 口，路由器。该NOC多核架构有如下特点：
[0008] (I)NOC可扩展性强：由于NOC基于计算机网络通讯架构，与网络连接的资源节点 没有限制，在理论上可以无限扩张，这个在传统的总线架构中是无法想象的。
[0009] (2) NOC并行通信：NOC有效地解决了多个资源节点同时互相通信问题，NOC基于网 络结构，各个节点之间的通讯有多条路径，这个特点能很好的解决通信任务不能并行处理， 实现可靠的并行处理，从而适应了多核芯片的发展要求。
[0010] (3)NOC采用全局异步局部同步的通讯机制，每个资源节点可工作在独立的时钟 域，但是不同的资源节点之间则通过通信节点进行异步通信，从而解决了全局同步带来的 问题。
[0011] (4)NOC有利于提高重用性，总线架构的可扩展性和重用性差，芯片的计算能力演 变时，必须随着处理能力的需求而变更设计，这个对开发人员来说是个极大的工作量；如果 采用NOC将通讯架构独立设计，这样提高模块的重用性，对缩短产品的开发周期，降低产品 开发成本具有重要意义。
[0012] 总而言之，NOC设计方法和设计技术，具有更好的可扩展性，可预测性，更高的带 宽，其本地同步全局异步的时钟方案，其在应对物理限制方面也更有优势，因此NOC技术被 业界认为是解决当前和未来一段时间纳米级集成电路设计中通信问题的战略性技术。
[0013] 目前，已经实现的多核处理器的网络结构主要有mesh结构，torus结构，扁平树结 构，环形结构等，目前多家研究机构多是采用了 2d mesh结构，2d mesh结构具有显著的特 点：路由的编码简单，结构简洁。
【发明内容】
[0014] 本发明要解决的技术问题是克服现有的缺陷，提供一种能够高效的进行数据交互 的片上网络多核架构。
[0015] 为了解决上述技术问题，本发明提供了如下的技术方案：
[0016] 本发明一种片上网络多核构架，包括片上网络多核架构本体，片上网络多核架构 本体包括多个计算单元、路由器和网络接口，多个计算单元通过路由器和网络接口连接实 现并行处理数据和数据交互，其中一个计算单元作为主控核节点，其余的计算单元作为运 算核节点，主控核节点负责与片外的数据交换，运算核节点将数据传送到主控核节点，由主 控核节点完成与片外的数据交换；多个计算单元中的存储空间采用统一编址，使每个计算 单元中的核能够访问其它任何计算单元中的存储空间。
[0017] 进一步地，主控核节点控制运算核节点的时钟、复位和休眠状态，对不使用的运算 核节点采取关闭时钟和复位。
[0018] 进一步地，主控核节点包括由UART、高速串口和外部存储器接口组成的外围设备 和核，外部存储器接口包括64位的内部总线接口和32位的外部总线接口，核为采用VLIW 构架的面向嵌入式系统应用的数字信号处理器。
[0019] 进一步地，多个计算单元之间采用包交换协议来进行数据交互，主控核节点和运 算核节点采用AHB总线协议与片外数据交互，两种协议通过网络接口相互交换。
[0020] 进一步地，片上网络多核构架本体采用3x3的2D_Mesh NOC架构。
[0021] 本发明的有益效果：
[0022] 1、本发明能够实现计算单元之间批数据传输，还能实现网络接口搬运数据。
[0023] 2、本发明提高片上网络的资源利用率，降低功耗同时提高众核处理器系统的计算 效率以及片上网络性能。
【附图说明】
[0024] 图1为通常的NOC多核架构的整体结构图；
[0025] 图2为本发明的NOC多核架构的整体结构图；
[0026] 图3为本发明中主控核节点的结构框图；
[0027] 图4为本发明中运算核节点的结构框图；
[0028] 图5为本发明中时钟控制系统的结构框图。
【具体实施方式】
[0029] 本发明所列举的实施例，只是用于帮助理解本发明，不应理解为对本发明保护范 围的限定，对于本技术领域的普通技术人员来说，在不脱离本发明思想的前提下，还可以对 本发明进行改进和修饰，这些改进和修饰也落入本发明权利要求保护的范围内。
[0030] 以RTL多核网络设计验证测试平台，本发明的NOC多核架构的整体结构如图2,采 用3x3的2D-Mesh NOC架构，图中R代表路由器，左上角路由器R上连接的是主控核节点， 主控核节点为一个计算单元，其余多个路由器R上连接的是多个运算核节点，多个运算核 节点为多个计算单元，通过网络接口 NI和路由器R把主控核节点和运算核节点连接起来