接收时钟信号328的时钟边缘518予以取样，所述时钟边缘可根据从时钟通道328接收的信号而导出。参看(例如)第一定时图500，DDR接收时钟信号328的边缘518可在DDRTx时钟信号322的转变区510的结束处或附近予以提供。在至少一些情况下，接收时钟信号328的边缘518可相对于DDR Tx时钟信号322的上升缘516的实际发生而相移、延迟或提前。在一个实例中，DDR接收时钟信号328的边缘518与DDR Tx时钟信号322的边缘之间的某些定时差可至少部分地归因于设置时间、传播延迟、上升时间及其类似者的可变性。在另一实例中，DDR接收时钟信号328的边缘518与DDR发射时钟信号322的边缘516之间的定时差可至少部分地归因于延迟元件及其它逻辑。
[0053]数据通道眼图504说明与数据通道324相关联的转变区516，及所得可靠性周期(眼区)512。转变区516可对应于与电路相关联的定时容限，所述电路与经由数据通道324进行的发射相关联，所述电路包含(例如)线路驱动器308、接收器330、SER 304、时钟产生电路306、时钟信号接收器318，及包含时钟恢复电路的DES 314。为了以可靠方式从数据通道324接收数据，可在数据通道324的发信状态被预期为稳定时在眼区512内提供接收时钟信号328的边缘518。在数据通道眼图504中，眼区512表示数据通道324上的连续转变区516之间的时间周期。当数据通道324a、324b上的信号之间存在(例如)定时偏斜时，用于数据通道324的组合的眼区512相较于针对个别数据通道324a、324b计算或测量的眼区在持续时间上可较短。
[0054]根据某些方面，在DDR发射时钟信号322的转变区510之前或之后执行数据取样，以避免暂态信号的影响。举例来说，DDR接收时钟信号328可提供在DDR发射时钟信号322的转变区510内发生的取样边缘518。在此实例中，当用于数据通道324的眼区512在持续时间上长于DDR发射时钟信号322的转变区510时，可以可靠方式从数据通道324捕获数据。有效的数据通道眼图506说明眼区514a及514b，在所述眼区期间，可在对应眼区512期间从数据通道捕获数据，在所述对应眼区期间，数据通道324上的信号被预期为处于稳定状态。数据发射间隔508的由转变区510及516占用的比例足够小，使得取样窗可用，在所述取样窗中，DDR发射时钟信号322的所有可能转变516在数据眼区512内发生。
[0055]眼区514a及514b的持续时间可对应于可限制时钟恢复电路的设计的定时余裕。当DDR发射时钟信号322的频率增加时，这些定时余裕可显著地压缩。第二定时图520说明DDR发射时钟信号322的频率大致为第一定时图500中所说明的实例的两倍的实例。在第二定时图520中，DDR发射时钟眼图522及数据通道眼图524的眼区530及532以及转变区538及540具有显著地短于第一定时图500中的对应眼区512及转变区510、516的持续时间。
[0056]在所描绘实例中，DDR发射时钟信号322可具有转变区538，所述转变区具有与第一定时图500中的转变区510基本上相同的持续时间。在数据通道324上发射的信号可具有组合式转变区540，所述组合式转变区具有与第一定时图500的转变区516基本上相同的持续时间。转变区510及518占用数据周期528的较大部分，所述数据周期在持续时间上短于第一实例的数据发射间隔508。可被描述为DDR发射时钟眼图522与数据通道眼图524的覆叠区的有效眼图526具有在持续时间上相对较短的有效眼534、536。当时钟转变重叠或在时间上紧密接近数据转变而发生时，数据取样可在一个有效眼534或536闭合时失败。所接收DDR发射时钟信号322的相移可降低数据捕获的可靠性。举例来说，所接收DDR发射时钟信号322的45度相移本质上将有效眼534、536的持续时间分成两半，且降低DES 314以可靠方式从数据通道324捕获数据的能力。因此，较高传送速率可增加以可靠方式从数据通道324捕获数据的困难。
[0057]根据本文中所揭示的某些方面，高速数据链路的改进的时钟输入可通过从在时钟通道326上发射的时钟信号、在数据通道324上发射的数据信号及/或其它时钟相关信号的某组合提取时钟?目息而获得。
[0058]图6为说明根据本文中所揭示的某些方面的接收器电路600的框图，所述接收器电路包含多个接收器606，及可经配置以用于在多线通信接口中使用的时钟及数据恢复(CDR)电路608的实例。图7为说明CDR电路608的操作的某些方面的定时图700 XDR电路608可与不同类型的多线接口一起使用，所述接口包含使用N!编码、N相编码及使用符号转变时钟输入的其它编码方案的接口，包含使用差分或单端多线通信链路602的接口。通信链路602的导线可经组织成多个通道604a、604b、."、604m，每一通道包含通信链路602的一或多个导线。
[0059]在所说明实例中，差分接收器606用以从使用通信链路602的多对导线实施的以差分方式编码的通道604a、604b、…、604m接收数据及时钟信号。在另一实例中，接收器606可包含单端线路接收器以用于在多通道单端通信链路中使用。在另一实例中，多个差分接收器606中的每一者可耦合到通信链路602的不同对导线602，使得每一导线可耦合到一个以上接收器606。
[0060]接收器606可经配置以产生表示通信链路602的发信状态的η位信号630。⑶R电路608可用以提取由接收器606从通信链路602的一或多个通道604&、60413、."、604111接收的时钟信息。在一个实例中，通道604a、604b、.^604111可包含图3的实例中说明的时钟通道326，及/或数据通道324中的一或多者。接收器606中的每一者可提供表示其对应通道604a、604b、"^604111的发信状态的输出。接收器606的输出对可提取接收时钟所来自的输入状态转变信号(SI)630有贡献。一或多个通道604a、604b、…、604m的组合发信状态可表示在数据发射间隔508或528中发射的符号(参见图5)。
[0061]在一个实例中，时钟信息嵌入于转变信号630中的符号转变中，所述转变可对应于通信链路602的多个导线或导体的发信状态的转变。CDR电路608可经配置以从转变信号630提取时钟及数据符号。在一个实例中，CDR电路608包含时钟提取电路624、经配置以处置η位输入/输出的触发器装置626，及经配置以处置η位输入/输出的电平R锁628。时钟提取电路624可包含比较器610、设置-重置闩锁614及第一延迟装置(延迟S)618。时钟提取电路624可经适配以产生可用以从转变信号630捕获数据的一或多个时钟信号。CDR电路608可提供抖动补偿，从而使得一或多个时钟输入信号能够对来自从接收器606接收的转变信号630的发信状态转变的符号进行取样。
[0062]在操作中，比较器610可比较转变信号630与转变信号的经延迟例项(SD信号632)。比较器610将比较(NE)信号612提供到设置-重置R锁614的“设置”输入，所述R锁提供为比较信号612的经滤波版本的输出(NEFLT)信号616。延迟装置618接收NEFLT信号616，且输出NEFLT信号616的经延迟例项作为NEFLTD信号620。延迟装置618可包含模拟及/或数字延迟电路。NEFLTD信号620充当到设置-重置円锁614的“重置”输入，使得设置-重置円锁614的输出在由延迟装置618提供的延迟周期之后被重置。在一个实例中，NEFLT信号616可用以对触发器装置626进行时钟输入，所述触发器装置对符号进行取样。NEFLT信号616还可用以产生信号636，所述信号控制提供SD信号632的电平闩锁628。
[0063]在一个实例中，转变信号630可运载在连续符号之间转变的时钟信号。在一些情况下，转变信号630可运载符号，所述符号提供每一对连续符号之间的经保证的发信状态转变。即，数据可编码于符号中，使得至少一个通道604a、604b、…及/或604m的发信状态在连续符号之间的每一转变时改变。
[0064]电平闩锁628接收转变信号630，且提供SD信号632作为输出。电平闩锁628是由诸如“或”(OR)门622的组合逻辑所输出的NEFLT_C0MP信号636触发，所述组合逻辑组合NEFLT信号616与NEFLTD信号620。触发器装置626还可接收SD信号632，且提供输出信号(S)634，所述输出信号包含从转变信号630捕获的符号序列。在一个实例中，触发器装置626可由NEFLT信号616触发。触发器装置626可由NEFLT信号616上的上升缘触发。因此，电平闩锁628提供转变信号630的经延迟版本，且使得比较器610能够识别连续符号之间的转变。举例来说，当到比较器610的输入不同时，NE信号612可处于逻辑高状态。NE信号612用来产生充当触发器装置626的闩锁时钟的NEFLT信号616。
[0065]在操作中，当转变发生于当前符号(So)704与下一符号(Si)706之间时，SI信号630的状态开始改变。当比较器610首先检测到SI信号630与SD信号632之间的差异时，NE信号612转变为高，从而致使设置-重置闩锁614被非同步地设置。因此，NEFLT信号616转变为高且此高状态被维持，直到设置-重置闩锁614在NEFLTD信号620变高时被重置为止。NEFLT信号616响应于NE信号612的上升缘612而转变到高状态，且NEFLT信号616在归因于第一模拟延迟装置(延迟S)618的延迟之后响应于NEFLTD信号620的上升缘而转变到低状态。
[0066]随着符号702、704、706、708及710之间的转变发生，一或多个中间或未定状态720、724、726、728可归因于导线间偏斜、信号突增、信号负向尖峰、串扰等等而发生于SI信号630上。SI信号630的中间状态可被视作无效数据，且这些中间状态可引起NE信号612中的尖峰744、746、748及750，这是因为比较器610的输出在短时间周期内朝向低状态返回。尖峰744、746、748及750并不影响由设置-重置闩锁614输出的NEFLT信号616。设置-重置闩锁614有效地阻挡及/或滤除NE信号612上的尖峰744、746、748及750以免影响NEFLT信号616。
[0067]触发器装置626可具有负保持时间(_ht)，这是因为SI信号630中的输入符号702、704、706、708及710可在符号由触发器装置626锁存或捕获之前改变。举例来说，SD信号632中的每一符号702’、704’、706’及708’在NEFLT信号616的上升时钟边缘处由触发器装置626设置或捕获，所述上升时钟边缘在输入符号702、70