误差，ADC电路220使用相 关多采样（CM巧且使用在行时间内随机化的ADC基座。在其它实施例中，还可从像素阵列 的逐行随机化ADC基座。
[0034] 图4说明根据本发明的一个实施例的图2及3中的ADC电路220中的输入及输出 信号的时序图。如上文论述，逻辑电路108可将控制信号发射到ADC电路220中的元件（例 如开关"SHX"301、"CMP_RST"303i、3032及"DAC_RST"309 1、3092) W对应于图 4 的时序图中 说明的信号。逻辑电路108还可将控制信号发射到锁存器305及选择器电路306。在一个 实施例中，可依据W下计算所述相关多采样（CM巧电压Vcms:
[0036] 在图4中，时序图的左部分说明Vshk值的ADC转换，且时序图的右部分说明Vshs 值的ADC转换。在图4中的实例中，在下一转换（举例来说，SHX = 1)之前复位DAC电路 310 (举例来说，DAC_RST = 1)，且在甜Rl (举例来说，SHX = 1)期间复位比较器304 (举例 来说，CMP_RST = 1)。在图4中的实例中，存在四个CMS样本（即，M = 4 ;4x CM巧使得使 用ADC基座的四个值（Ni到N 4)。Ni到N 4的ADC基座值为不相关随机数。在一个实施例中， Ni到N 4的值可均匀分布在64与79之间。如图4中展示，相对于SAR 307执行行内的采样 (举例来说，VsHRl、VsHR2、VsHR3、VsHR4及 V SHS1、VsHS2、VsHS3、VsHS4)，其中 ADC 基座值为 N剧 N 4。通过 将ADC基座值Ni到N 4随机化及执行多采样（举例来说，如图4中的4x CM巧，ADC电路220 可平均化来自每一采样的线性误差，此产生改进的ADC D化及I化。此外，通过改进ADC电 路220的ADC线性，减小由ADC引起的结构噪声。在一些实施例中，从像素阵列105的逐行 进一步随机化ADC基座值（举例来说，Ni到N 4) W减小垂直固定图案噪声（VFPN)。
[0037] 此外，本发明的W下实施例可被描述为一过程，所述过程通常被描绘为流程图、流 向图、结构图或框图。尽管流程图可将操作描述为循序过程，但可并行或同时执行许多操 作。另外，可重新布置所述操作的次序。当其操作完成时过程终止。过程可对应于方法、程 序等等。
[0038] 图5为说明根据本发明的一个实施例实施具有改进的模/数转换器线性的相关多 采样的方法500的流程图。方法或过程500从读出电路从彩色像素阵列中的给定行n获取 图像数据开始（框501)，其中（n > 1)。在一个实施例中，所述读出电路包含选择及放大来 自所述给定行n的所述图像数据的扫描电路。所述扫描电路可包含用W选择图像的至少一 个多路复用器及用W放大所述图像数据的至少一个放大器。所述扫描电路还可将经选择及 经放大的所述图像数据发射到所述ADC电路W用于进一步处理。
[0039] 在框502处，包含于读出电路中的ADC电路产生用作给定行n的ADC基座的多个 不相关随机数。因此，针对相同行随机化用作ADC基座的值，而不是使单一数反复用作相 同行的ADC基座。在一些实施例中，所述不相关随机数被均匀分布在64与79之间。在框 503处，包含于所述ADC电路中的SAR将所述不相关随机数中的一者存储为所述ADC基座， 且在框504中，所述ADC电路对来自行n的图像数据采样W获得经采样输入数据。在此实 施例中，所述ADC电路相对于存储于所述SAR中的值（举例来说，大于OxOOO的随机数）采 样。返回参考图4,用作ADC基座的所述不相关随机数为：Nl、N2、^?及N4。在图4中的实例 中，Ni为0x41 (或65)且N 2为0x45 (或69)。在此实例中，所述读出电路使用四个样本（M =4)实施CMS。在一个实施例中，所述ADC电路在包含于所述ADC电路中的数/模值AC) 电路上从所述给定行对所述图像数据采样W获得所述经采样输入数据。
[0040] 在图5中的框505处，ADC电路将经采样输入数据从模拟转换成数字W获得ADC输 出值。因此，所述ADC输出值是对应于经采样输入数据的数字化值。在一些实施例中，将经 采样输入数据从模拟转换成数字包含使用都包含于ADC电路中的DAC电路及SAR执行二分 捜索。所述ADC电路还可包含比较器。在此实施例中，为了执行所述经采样输入数据从模 拟到数字的转换，所述比较器确定是否连续将存储于所述SAR中的多个位从MSB设定或复 位到LSB，且所述SAR基于由所述比较器的确定设定或复位存储于其中的所述多个位中的 每一者。一旦存储于所述SAR中的LSB被所述SAR设定或复位，存储于所述SAR中的值就 为所述ADC输出值，所述ADC输出值为所述经采样输入数据经数字化转换的值。所述ADC 输出值可接着被输出到功能逻辑或存储于包含于所述读出电路中的存储器中。在一个实施 例中，所述ADC电路的所述经采样输入数据从模拟到数字的转换进一步包含所述图像数据 的采样期间在所述DAC电路上将所述比较器的逆转输入复位到预定值（举例来说，VJ W 获得所述经采样输入数据。在此实施例中，所述ADC电路进一步包含禪合到所述比较器的 输出的锁存器及禪合到所述锁存器的所述输出的选择器电路（例如多路复用器）。所述锁 存器接收及存储比较器输出值，且所述选择器电路选择从所述锁存器输出的待发射到所述 SAR的值。
[0041] 在框506处，ADC电路确定针对给定行n是否有其它输入数据样本待处理。例如， 在图4中的实例中，待处理的样本对包含：V胃 、VsHR2、VsHR3、VsHR4、VsHSl、VsHS2、VsHS3^ V SHS4。^ 图4中，一旦样本V胃被从模拟转换到数字W获得ADC输出值且SAR含有ADC输出值，ADC 电路就可确走针对化n其b样本（举例来说，VsHK2、VsHK3、VsHK4、VsHSl、VsHS2、VsHS3及V SHS4) 寸处 理。在框506处，如果ADC电路确定被转换的当前样本并非为行n中的最后样本，那么过程 500返回到框503,在框503处，SAR更新其内容且将不相关随机数中的不同一者存储为ADC 基座，且在框504处，ADC电路相对于存储于SAR中的经更新值从行n对图像数据采样。例 如，在图4中，SAR存储成代替Ni。过程500接着继续到框505,在框505处，将经采样输入 数据从模拟转换到数字W产生另一 ADC输出。
[0042] 在框506处，如果ADC电路确定针对给定行n无其它输入数据样本待处理，那么过 程500继续到框507,所述ACD电路计算非线性误差且输出行n的最终ADC输出。在一些实 施例中，所述ADC电路将ADC输出值存储在包含于所述读出电路中的存储器（未展示）中。 为了计算所述非线性误差，所述ACD电路可确定ACD输出中的每一者的I化及面L (举例来 说，针对给定行n的每一数字化转换的经采样输入数据）且计算行n的I化及面L误差的 平均值。为了输出行n的最终ADC输出，所述ADC电路可使用W下等式计算CMS电压Vcms:
W44] 在其它实施例中，ADC电路将ADC输出值输出到功能逻辑W执行行n计算的非线 性误差及最终ADC输出。通过在行时间内随机化ADC基座及实施CMS，减小包含I化及面L 的ADC非线性，因为非线性误差被平均化。可针对彩色像素阵列中的每一行重复过程500。
[0045] 依据计算机软件及硬件描述上文解释的过程。所描述的技术可构成在机器（举 例来说，计算机）可读存储媒体内体现的机器可执行的指令，所述机器可执行的指令当 由机器执行时将致使机器执行所描述的操作。另外，过程可在硬件（例如专用集成电路 ("ASIC")或类似物）内体现。
[0046] 本发明的所说明的实例的上文描述，包含说明书摘要中所描述的内容，不希望为 详尽的或被限制为所掲示的精确形式。虽然为了说明的目的，本文描述本发明的特定实施 例及实例，但在不背离本发明的更广泛精神及范围的情况下，多种等效修改为可能的。
[0047] 鉴于上文详细的描述，可对本发明的实例做出运些修改。所附权利要求书中所使 用的术语不应被解释为将本发明限制于说明书及权利要求书中掲示的特定实施例。实际 上，所述范围将完全由所附权利要求书确定，权利要求书应根据所建立的权利要求解释的 公认原则来解释。因此，本说明书及图式被认为是说明性的而不是限制性的。