机 602a、602b和602c的三个波形(A-B、B-C和C-A)中的任一波形的第一零交叉来确定，其中零 交叉发生在UI边界1408和/或1408'处。如所解说的，触发点1410在图10所示的Uj区间 1010、1020和1030的左侧的左侧上。
[0121] UI 1402由穿过差分零信号电平(零交叉）的一个或多个差分信号转变的开始和结 尾限定边界。在3相系统中，这些差分波形(A-B、B-C和C-A)被一起考虑。时间窗口 W-i 1404定 义在UI 1402的开始处信号差异具有零交叉（即，与中间点1410交叉)的区域，而时间窗口 Wo 1406是在UI 1402的结尾处信号差异具有零交叉的区域。在时间窗口 Wo 1406中具有零交叉 的群A-B、B-C和C-A中的第一信号差异定义触发点1410。眼图通过交叠多个UI时段的时域波 形来产生，其中所有波形的触发点1410在与所显示的眼图中的相同时间点对准。触发点可 被设为数据采样点，即差分接收机602a、602b和602c的输出的第一个检出转变和/或第一个 零交叉。
[0122] 典型地，N相时钟恢复和数据采样电路仅对循环到循环事件是灵敏的并且有可能 使常规眼图显示提供易误解的信息。例如，眼图可能看起来是完全闭合的，甚至在每个个体 循环或者数据信号的UI 1402正好在数据信号的第一转变(其标记UI边界1408和/或1408'） 之前具有大量的定时余裕来采样数据时。3相时钟恢复电路和数据捕捉电路最不受该眼图 闭合影响，因为时钟恢复电路可生成产生正好在接近UI边界1408和/或1408'的第一转变之 前的捕捉点1410的采样时钟。用于基于SERDES的系统的常规数据捕捉电路可使用PLL来恢 复时钟并且通常要求捕捉发生在眼图开口的中间。然而，3相数据捕捉电路和数据采样电路 可在每个UI边界1408和1408'处调整采样点1410以便在理想时刻对收到数据采样，这产生 了用于数据捕捉电路的较大或优化数据设立时间。恢复电路仅需要检测UI边界1408和/或 1408'处的第一边沿并且触发延迟电路掩蔽同一UI边界1408和/或1408'附近的任何后续接 收机转变。
[0123] 本文所公开的N相眼图可被用于观察N相信号的数据采样和时钟恢复余裕。所公 开的N相眼图模仿时钟恢复和数据捕捉电路的行为以便观察可用于数据采样电路的定时余 裕和时钟恢复电路中的定时掩模所需的延迟量。该公开的N相眼图定义可被N相测试装备用 来显示新类型的眼图，装备用户可观看和解读该新类型的眼图。出于该公开的目的，所公开 的N相眼图的某些方面是关于3相编码通信链路来描述的。对应于使用3条以上导线的通信 链路的N相眼图可在眼图中具有4个以上的电平。然而，本文所描述的某些原理和方面一一 包括与UI边界处的第一零交叉转变的定时和捕捉相关的那些原理和方面、以及第一零交叉 转变作为触发的使用一一相等地适用于使用3条以上导线的通信链路。
[0124] 图15解说了根据本文所公开的某些方面的3相眼图1504的示例1500。眼图1504对 应于图13中被标绘为常规眼图1304的相同波形。眼图1504使用本文所描述的3相眼图算法 来标绘，并且揭示显著较大的眼图开口 1508。在示例1500中，眼图1504可使用触发、N相解码 器所采用的采样时钟1506(其可在UI 1514的结尾处的第一转变的发生的略微之前生成)来 生成。在一些示例中，眼图1504可在UI 1514的结尾处的第一转变1510上、而非在采样点 1506处对准。基于采样点1506的触发在图15中解说，因为它在考虑数据捕捉电路的操作时 可提供便利的时间参考。眼图1504提供了对数据设立时间的真实表示，其被展现给N相接收 机中的数据采样电路。
[0125] 图16是解说根据本文所公开的某些方面的3相眼图1604的示例的示图1600。眼图 1604可使用从UI 1614的开始处的第一信号零交叉1610导出的触发来叠加用于码元系列 1612的码元区间1614,其中波形的剩余部分在触发点之后显示。在一些示例中，眼图1604可 使用从所计算或以其它方式生成以用于对先前UI中的数据采样的采样点1606导出的触发 来叠加用于码元系列1612的码元区间1614。在此显示形式中，有可能观察到由眼图开口 1608提供的时间余裕以用于时钟恢复电路中的时钟延迟掩模。此时钟延迟掩模可被用来通 过掩蔽UI边界处在第一信号零交叉1610之后的后续零交叉的效应来阻止多时钟。
[0126] 图17解说了根据本文所公开的某些方面生成的多码元3相眼图1700的示例1500。 该多码元3相眼图1700可使用从每个码元对的第一码元1704与第二码元1706之间的第一 信号零交叉1702导出的触发来叠加用于顺序码元对系列的码元区间。多码元3相眼图1700 组合了在图15和16中示出的两种形式的眼图。相应地，触发点1702之前的眼图开口 1708和 触发点1702之后的眼图开口 1710可被同时观察。该双眼配置可被称为"太阳镜图"。
[0127] 尽管本公开中给出的这些示例主要涉及3线、3相通信链路，但所描述的技术、算 法、电路和方法适用于其它编码方案，并且例如，眼图可针对M线、N相和N阶乘(N!)来生成。 在一些实例中，可扩展和/或适配算法以匹配用于这些不同编码方案的时钟生成和数据采 样电路。例如，根据本公开的某些方面的算法和电路可被适配成在波形中存在较大数目的 电平强度的情况下，标识定义触发点的第一信号零交叉。在一个示例中，算法和电路可被适 配成容适强±1状态的多个版本、弱±1状态的多个版本、以及N相波形中的弱0状态和强0状 〇
[0128] 图18是解说采用可被配置成执行本文所公开的一个或多个功能的处理电路1802 的装置的硬件实现的简化示例的概念图1800。根据本公开的各种方面，本文所公开的元素、 或元素的任何部分、或者元素的任何组合可使用处理电路1802来实现。处理电路1802可包 括一个或多个处理器1804,其由硬件和软件模块的某种组合来控制。处理器1804的示例包 括:微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑设 备(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇 描述的各种功能性的合适硬件。该一个或多个处理器1804可包括执行特定功能并且可由软 件模块1816之一来配置、增强或控制的专用处理器。该一个或多个处理器1804可通过在初 始化期间加载的软件模块1816的组合来配置，并且通过在操作期间加载或卸载一个或多个 软件模块1816来进一步配置。
[0129] 在所解说的示例中，处理电路1802可使用由总线1810-般化地表示的总线架构来 实现。取决于处理电路1802的具体应用和整体设计约束，总线1810可包括任何数目的互连 总线和桥接器。总线1810将各种电路链接在一起，包括一个或多个处理器1804、和存储 1806。存储1806可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介 质和/或处理器可读介质。总线1810还可链接各种其他电路，诸如定时源、定时器、外围设 备、稳压器、和功率管理电路。总线接口 1808可提供总线1810与一个或多个收发机1812之 间的接口。收发机1812可针对处理电路所支持的每种联网技术来提供。在一些实例中，多种 联网技术可共享收发机1812中找到的电路系统或处理模块中的一些或全部。每个收发机 1812提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供 用户接口 1818(例如，按键板、显示器、扬声器、话筒、操纵杆），并且该用户接口 1818可直接 或通过总线接口 1808通信地耦合至总线1810。
[0130]处理器1804可负责管理总线1810和一般处理，包括对存储在计算机可读介质（其 可包括存储1806)中的软件的执行。在这一方面，处理电路1802(包括处理器1804)可被用来 实现本文所公开的方法、功能和技术中的任一种。存储1806可被用于存储处理器1804在执 行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任一种。
[0131] 处理电路1802中的一个或多个处理器1804可执行软件。软件应当被宽泛地解释成 意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件 包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、 中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式 驻留在存储1806中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储1806 可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括:磁存储设备(例如， 硬盘、软盘、磁条）、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存存储器设 备(例如，"闪存驱动器"、卡、棒、或钥匙驱动器）、随机存取存储器(RAM)、只读存储器(ROM)、 可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任 何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可 读介质和/或存储1806还可包括载波、传输线、和任何其它用于传送可由计算机访问和读取 的软件和/或指令的合适介质。计算机可读介质和/或存储1806可驻留在处理电路1802中、 处理器1804中、在处理电路1802外部、或跨包括该处理电路1802在内的多个实体分布。计算 机可读介质和/或存储1806可实施在计算机程序产品中。作为示例，计算机程序产品可包 括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于 整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。
[0132] 存储1806可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其 在本文中可被称为软件模块1816。软件模块1816中的每一个可包括在安装或加载到处理电 路1802上并被一个或多个处理器1804执行时有助于运行时映像1814的指令和数据，运行时 映像1804控制一个或多个处理器1804的操作。在被执行时，某些指令可使得处理电路1802 执行根据本文所描述的某些方法、算法和过程的功能。
[0133] 软件模块1816中的一些可在处理电路1802初始化期间被加载，并且这些软件模块 1816可配置处理电路1802以实现本文所公开的各种功能的执行。例如，一些软件模块1816 可配置处理器1804的内部设备和/或逻辑电路1822,并且可管理对外部设备(诸如，收发机 1812、总线接口 1808、用户接口 1818、定时器、数学协处理器等）的访问。软件模块1816可包 括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路 1802提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1812的访问、用 户接口 1818等。
[0134] 处理电路1802的一个或多个处理器1804可以是多功能的，由此软件模块1816中的 一些被加载和配置成执行不同功能或相同功能的不同实例。这一个或多个处理器1804可附 加地被适配成管理响应于来自例如用户接口 1818、收发机1812和设备驱动器的输入而发起 的后台任务。为了支持多个功能的执行，这一个或多个处理器1804可被配置成提供多任务 环境，由此多个功能中的每个功能按需或按期望实现为由一个或多个处理器1804服务的任 务集。在一个示例中，多任务环境可使用分时程序1820来实现，分时程序1820在不同任务之 间传递对处理器1804的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入 (诸如中断）而将对一个或多个处理器1804的控制权返回给分时程序1820。当任务具有对一 个或多个处理器1804的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所 针对的目的。分时程序1820可包括操作系统、在循环基础上转移控制权的主循环、根据各功 能的优先级化来分配对一个或多个处理器1804的控制权的功能、和/或通过将对一个或多 个处理器1804的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。
[0135] 图19是解说根据本发明的某些方面的编码方法的流程图。该方法可由诊断或测试 设备来执行。在步骤1902,设备可针对从通信链路顺序接收到的多个码元中的每一个码元 确定对应于码元边界处的第一转变的触发。
[0136] 在步骤1904,该设备可提供将该多个码元的表示彼此叠加的图像。这些表示可通 过在时间上对准被确定用于该多个码元的触发来在该图像中关于彼此排列。每个触发可与 被用来捕捉在对应码元中传达的数据的采样时钟相关。
[0137] 在本公开的一方面，码元边界出现在每个码元的结尾。码元边界可替换地出现在 每个码元的开始。第一转变可包括对应于或被计算为被接收机中的多个差分接收机之一输 出的信号的第一零交叉。信号的第一零交叉可由电路或差分探测器来估计、计算或生成。这 些信号可在三个或更多个电压状态之间转变。可确定通信链路中两条导线之间的状态差 异。通信链路可包括M线、N相解码器，诸如3线、3相解码器或N阶乘解码器。
[0138] 在本公开的一方面，每个触发可与被用来从码元的经延迟版本捕捉信息的采样时 钟的边沿相关。该图像可包括眼图。
[0139] 图20是解说采用处理电路2002的装置2000的硬件实现的示例的概念图。在该示例 中，处理电路2002可被实现成具有由总线2016-般化地表示的总线架构。取决于处理电路 2002的具体应用和整体设计约束，总线2016可包括任何数目的互连总线和桥接器。总线 2016将包括一个或多个处理器（由