一种数据预编码器、系统以及编码方法

一种数据预编码器、系统以及编码方法
【专利摘要】本发明公开了一种数据预编码器，用于以参考时钟为基准，将输入的串行数据流进行串行到并行的转换，输出转换后的并行数据流，并产生数据恢复时钟；以及将所述缓存器读出的编码后的并行数据流进行并行到串行的转换，输出串行数据流；以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同步异或编码，输出编码后的并行数据流；以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述读出的编码后的并行数据流传输到所述并串行与串并行转换器进行处理，通过上述预编码的方式，使得高速率的数据流的编解码更为简便，且传输过程的数据数码率极低，极大的提高了高速率的传输系统的性能。
【专利说明】
一种数据预编码器、系统以及编码方法
技术领域
[0001] 本发明涉及通信领域，尤其涉及通信领域中的数据预编码器、系统以及编码方法。
【背景技术】
[0002] 随着光纤接入的大规模部署，光接入的带宽需求越来越大，目前光接入主流采用 无源光网络（Passive Optical Network，Ρ0Ν)技术，Ρ0Ν网络是一种点到多点的无源光网络 系统。一个Ρ0Ν网络包括一个安装于中心控制站的光线路终端（Optical Line Terminal， 0LT)，以及一批配套的安装于用户场所的光网络单元（Optical Network Unit，0NU)。在OLT 与0NU之间的光配线网（Optical Distribution Network，0DN)包含了光纤以及无源分光 器或者耦合器。
[0003] Ρ0Ν技术不断向前演进发展，速率不断提升。以太网无源光网络（Ethernet Passive Optical Network，ΕΡ0Ν)阵营，从 ΕΡ0Ν 到 10G ΕΡ0Ν，吉比特无源光网络 (Gigabit-capable Passive Optical Network，GP0N)阵营，从 GP0N 到 10G GP0N，甚至到 40G Ρ0Ν。随着一些新的应用模式兴起，如4K视频、云计算、移动承载等，对Ρ0Ν网络系统也 提出更大的带宽需求。若Ρ0Ν系统的传输速率从lOGbps提高到25Gbps，其Ρ0Ν系统的色散 容限将由l〇〇〇ps/nm降为160ps/nm，即对于传输速率为25Gbps的Ρ0Ν系统，采用现有技术 将导致系统的色散非常严重，远远超过了系统的色散容忍要求，这将使得光信号传输过程 中的误码率极高，进而导致接收端无法正确接收到光信号。

【发明内容】

[0004] 本发明实施例提供了一种数据预编码器、编码器、无源光网络系统、预编码方法以 及编码方法，通过对输入的数据流进行双二进制预编码，使得高速率数据传输过程中的编 解码易于实现，且传输过程误码率极低，实现了高速率无源光网络的数据传输的可靠性和 稳定性。
[0005] 第一方面，提供了一种数据预编码器，所述数据预编码器包括：
[0006] 并串行与串并行转换器，用于以参考时钟为基准，将输入的串行数据流进行串行 到并行的转换，输出转换后的并行数据流，并产生数据恢复时钟；以及将所述缓存器读出的 编码后的并行数据流进行并行到串行的转换，输出串行数据流；
[0007] 预编码器，用于以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同 步异或编码，输出编码后的并行数据流；
[0008] 缓存器，用于以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓 存器；以及以数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述读出的 编码后的并行数据流传输到所述并串行与串并行转换器进行处理。
[0009] 结合第一方面，在第一方面的第一种可能的实现方式中，所述产生的数据恢复时 钟的频率是根据输入的串行数据流的速率以及输出的并行数据的比特位数计算所获取；所 述数据发送时钟的频率是根据输出的串行数据流的速率以及输入的并行数据的比特位数 计算所获取。
[0010] 结合第一方面或第一方面的第一种可能的实现方式，在第一方面的第二种可能的 实现方式中，所述预编码器还用于，将所述编码后的并行数据流进行平衡编码，输出平衡编 码后的数据流到所述缓存器。
[0011] 结合第一方面、第一方面的第一种或第二种可能的实现方式，在第一方面的第三 种可能的实现方式中，所述输入的串行数据流的速率大于lOGbps ;所述输出的串行数据流 的速率大于lOGbps。
[0012] 第二方面，提供了一种数据编码器，所述数据编码器包括：如第一方面提供的所述 的数据预编码器、驱动放大器、调制器；其中，
[0013] 所述驱动放大器，用于将所述数据预编码器输出的串行数据流的摆幅提升到所述 调制器所需的输入信号摆幅；
[0014] 所述调制器，用于将所述摆幅提升后的数据流压缩成双二进制三电平电信号输 出；将所述双二进制三电平电信号进行相位调制；将所述相位调制后的电信号加载到外部 输入的光信号上通过光纤进行发送。
[0015] 结合第二方面，在第二方面的第一种可能的实现方式中，该MCU具体用于：
[0016] 所述调制器还用于，根据接收到的光网络单元到光线路终端的测距距离，设置所 述调制器的偏置电压的偏移量；根据所述设置的偏置电压的偏移量，调整所述调制器的偏 置电压值。
[0017] 结合第二方面或第二方面的第一种可能的实现方式，在第二方面的第二种可能的 实现方式中，所述调制器具体用于，将所述双二进制三电平电信号的中间电平调制到所述 调制器的偏置电压值对应的偏置点上，以实现对所述双二进制三电平电信号的相位调制。
[0018] 第三方面，提供了一种光接收组件，所述光接收组件包括：
[0019] 雪崩二级管，用于检测到光线路终端发送的光信号，将所述光信号转换成电信 号；
[0020] 打线电感，所述打线电感的一端与所述雪崩二级管连接，所述打线电感的另一端 与所述跨阻放大器连接，所述打线电感的电感值设置为〇. 5纳亨以上；
[0021] 跨阻放大器，用于将所述转换后的电信号进行放大；以及根据所述打线电感设置 的电感值引起所述跨阻放大器的尖峰效应，使得所述光接收组件的带宽被拉升。
[0022] 第四方面，提供了一种光线路终端，所述光线路终端包括：如上述第二方面所述的 数据编码器。
[0023] 第五方面，提供了一种光网络单元，所述光网络单元包括：如上述第三方面提供的 光接收组件。
[0024] 第六方面，提供了一种无源光网络系统，所述无源光网络系统包括：第四方面所述 的光线路终端和第五方面所述的光网络单元。
[0025] 第七方面，提供了一种数据预编码的方法，所述方法包括：
[0026] 以参考时钟为基准，将输入的串行数据流进行串行到并行的转换，输出转换后的 并行数据流，并产生数据恢复时钟；
[0027] 以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同步异或编码，输 出编码后的并行数据流；
[0028] 以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以 数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述缓存器读出的编码 后的并行数据流进行并行到串行的转换，输出串行数据流。
[0029] 第八方面，提供了一种数据编码方法，所述方法包括：
[0030] 以参考时钟为基准，将输入的串行数据流进行串行到并行的转换，输出转换后的 并行数据流，并产生数据恢复时钟；
[0031] 以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同步异或编码，输 出编码后的并行数据流；
[0032] 以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以 数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述缓存器读出的编码 后的并行数据流进行并行到串行的转换，输出串行数据流；
[0033] 将所述数据预编码器输出的串行数据流的摆幅提升到所述调制器所需的输入信 号摆幅；
[0034] 将所述摆幅提升后的数据流压缩成双二进制三电平电信号输出；将所述双二进制 三电平电信号进行相位调制；
[0035] 将所述相位调制后的电信号加载到外部输入的光信号上通过光纤进行发送。
[0036] 第九方面，提供了一种数据通信装置，所述装置包括处理器、存储器和总线系统， 所述处理器和所述存储器通过所述总线系统相连，所述存储器用于存储指令，所述处理器 用于执行所述存储器存储的指令，
[0037] 其中，所述处理器用于：以参考时钟为基准，将输入的串行数据流进行串行到并行 的转换，输出转换后的并行数据流，并产生数据恢复时钟；以所述数据恢复时钟为基准，将 所述转换后的并行数据流进行同步异或编码，输出编码后的并行数据流；以所述数据恢复 时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以数据发送时钟为基准，将所 述缓存的编码后的并行数据流读出，将所述缓存器读出的编码后的并行数据流进行并行到 串行的转换，输出串行数据流。
[0038] 第十方面，提供了一种数据通信装置，所述装置包括处理器、存储器和总线系统， 所述处理器和所述存储器通过所述总线系统相连，所述存储器用于存储指令，所述处理器 用于执行所述存储器存储的指令，
[0039] 其中，所述处理器用于：以参考时钟为基准，将输入的串行数据流进行串行到并行 的转换，输出转换后的并行数据流，并产生数据恢复时钟；以所述数据恢复时钟为基准，将 所述转换后的并行数据流进行同步异或编码，输出编码后的并行数据流；以所述数据恢复 时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以数据发送时钟为基准，将所 述缓存的编码后的并行数据流读出，将所述缓存器读出的编码后的并行数据流进行并行到 串行的转换，输出串行数据流；将所述数据预编码器输出的串行数据流的摆幅提升到所述 调制器所需的输入信号摆幅；将所述摆幅提升后的数据流压缩成双二进制三电平电信号输 出；将所述双二进制三电平电信号进行相位调制；将所述相位调制后的电信号加载到外部 输入的光信号上通过光纤进行发送。
[0040] 基于上述技术方案，本发明实施例的提供的一种数据预编码器，通过以参考时钟 为基准，将输入的串行数据流进行串行到并行的转换，输出转换后的并行数据流，并产生数 据恢复时钟；以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同步异或编码， 输出编码后的并行数据流；以所述数据恢复时钟为基准，将所述编码后的并行数据流写入 该缓存器；以及以数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述缓 存器读出的编码后的并行数据流进行并行到串行的转换，输出串行数据流，这种通过对输 入的数据流进行双二进制预编码，使得高速率数据传输过程中的编解码易于实现，且传输 过程误码率极低，实现了高速率无源光网络的数据传输的可靠性和稳定性，极大地降低了 光器件的成本。
【附图说明】
[0041] 为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使 用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于 本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他 的附图。
[0042] 图1是根据本发明实施例的数据预编码器的示意性框图；
[0043] 图2是根据本发明实施例的数据编码器的示意性框图；
[0044] 图3是根据本发明实施例的光接收组件的示意性框图；
[0045] 图4是根据本发明实施例的无源光网络系统的示意性框图；
[0046] 图5是根据本发明实施例的数据预编码的方法的示意性流程图；
[0047] 图6是根据本发明实施例的数据编码的方法的示意性流程图；
[0048] 图7根据本发明实施例的又一数据预编码器的示意性框图。
【具体实施方式】
[0049] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发 明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实 施例，都应属于本发明保护的范围。
[0050] 图1示出了数据预编码器的示意性框图。所述数据预编码器包括：
[0051] 并串行与串并行转换器，用于以参考时钟为基准，将输入的串行数据流进行串行 到并行的转换，输出转换后的并行数据流，并产生数据恢复时钟；以及将所述缓存器读出的 编码后的并行数据流进行并行到串行的转换，输出串行数据流；
[0052] 预编码器，用于以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同 步异或编码，输出编码后的并行数据流；
[0053] 缓存器，用于以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓 存器；以及以数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述读出的 编码后的并行数据流传输到所述并串行与串并行转换器进行处理。
[0054] 进一步地，所述参考时钟可以是本地晶振，或者与输入的串行数据流同步的外部 参考时钟。
[0055] 进一步地，所述数据恢复时钟是从所述并串行与串并行转换器中的串并行转换器 输入的串行数据流中恢复出来的。
[0056] 进一步地，所述数据发送时钟是通过参考时钟经过锁相环产生。
[0057] 可选地，所述产生的数据恢复时钟的频率是根据输入的串行数据流的速率以及输 出的并行数据的比特位数计算所获取；所述数据发送时钟的频率是根据输出的串行数据流 的速率以及输入的并行数据的比特位数计算所获取。
[0058] 具体实现方式可以为：将以25Gbps速率的连续输入的128bit的数据流转换成并 行的128bit的并行数据流时，所述产生的数据恢复时钟的频率为25G/128 = 0. 1953GHz。
[0059] 可选地，所述预编码器还用于，将所述编码后的并行数据流进行平衡编码，输出平 衡编码后的数据流到所述缓存器。
[0060] 可选地，所述输入的串行数据流的速率大于lOGbps ;所述输出的串行数据流的速 率大于lOGbps。
[0061] 上述预编码器的具体实现结构可以根据图1进一步进行详细说明如下：
[0062] 所述并串行与串并行转换器，即图1中所述的串化器/并化器，具体包括：并化器 和串化器。
[0063] 所述串化器/并化器输入的高速串行数据流，以参考时钟作基准经并化器后产生 多比特位并行数据流，同时产生一个数据恢复时钟。以数据恢复时钟为基准，多比特位并行 数据流经同步异或，产生同步异或后多比特位并行数据流。进一步地，还可以将同步异或后 多比特位并行数据流进行平衡编码，使得信号能量更均匀，频谱更均匀。进一步地，所述同 步异或后多比特位并行数据流再以数据恢复时钟为基准，将同步异或后多比特位并行数据 流写入缓存器，并以数据发送时钟为基准，将此数据读出，产生缓存器读多比特位并行数据 流。最后以参考时钟作基准，缓存器读多比特位并行数据流经串化器输出预编码后高速串 行数据流。
[0064] 上述预编码器可以放在局端设备例如光线路终端侧，或者将编码器放在局端设备 的光模块中，或者局端设备的单板上，或者局端的MAC上，或者局端设备中独立于MAC芯片 的现场可编程门阵列（Field Programmable Gate Array，FPGA)上。
[0065] 上述预编码器可以应用于单波长无源光网络系统，也可以应用于无源光网络系 统。
[0066] 本发明实施例的提供的一种数据预编码器，通过以参考时钟为基准，将输入的串 行数据流进行串行到并行的转换，输出转换后的并行数据流，并产生数据恢复时钟；以所述 数据恢复时钟为基准，将所述转换后的并行数据流进行同步异或编码，输出编码后的并行 数据流；以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以 数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述缓存器读出的编码 后的并行数据流进行并行到串行的转换，输出串行数据流，这种通过对输入的数据流进行 双二进制预编码，使得高速率数据传输过程中的编解码易于实现，且传输过程误码率极低， 实现了高速率无源光网络的数据传输的可靠性和稳定性，极大地降低了光器件的成本。
[0067] 如图2所示，为本发明实施例的数据编码器的示意性框图。
[0068] -种数据编码器，所述数据编码器包括：如图1所示的所述的数据预编码器、驱动 放大器、调制器；其中，
[0069] 所述驱动放大器，用于将所述数据预编码器输出的串行数据流的摆幅提升到所述 调制器所需的输入信号摆幅；
[0070] 所述调制器，用于将所述摆幅提升后的数据流压缩成双二进制三电平电信号输 出；将所述双二进制三电平电信号进行相位调制；将所述相位调制后的电信号加载到外部 输入的光信号上通过光纤进行发送。
[0071] 可选地，所述驱动放大器，还可以用于将所述摆幅提升后的数据流压缩成双二进 制三电平电信号输出，此时所述调制器将所述双二进制三电平电信号进行相位调制。
[0072] 进一步地，所述调制器是低带宽的调制器，例如所述调制器的带宽等效于所述输 入的串行数据流速率的1/3~1/4倍。
[0073] 进一步地，所述将所述摆幅提升后的数据流压缩成双二进制三电平电信号输出的 具体过程为：通过滤波等方式，降低输入的串行数据流中的高频率数据流的摆幅；延长了 输入的串行数据流中的低频数据流的上升沿或者下降沿，进而实现将数据流压缩成双二进 制三电平电信号。
[0074] 进一步地，上述将数据流压缩成双二进制三电平电信号的过程可以通过调制器集 成，或者驱动器与调制器组合式等效为低通滤波器来实现。
[0075] 进一步地，所述调制器还用于，根据接收到的光网络单元到光线路终端的测距距 离，设置所述调制器的偏置电压的偏移量；根据所述设置的偏置电压的偏移量，调整所述调 制器的偏置电压值。
[0076] 具体为：将所述双二进制三电平电信号的中间电平调制到所述调制器的偏置电压 值对应的偏置点上，以实现相位调制。
[0077] 进一步地，所述调制器具体用于，将所述双二进制三电平电信号的中间电平调制 到所述调制器的偏置电压值对应的偏置点上，以实现对所述双二进制三电平电信号的相位 调制。
[0078] 其中，所述调制器可以为马赫曾德调制器。
[0079] 具体地，所述调制器将所述双二进制三电平电信号的中间电平调制到所述调制器 的偏置电压值对应的偏置点上的具体过程可以描述如下：
[0080] 对于单波长无源光网络系统，例如光双二进制（Optical Duo Binary，0DB)的Ρ0Ν 系统中所述调制器将所述双二进制三电平电信号的中间电平调制到所述调制器的偏置电 压值对应的偏置点上，进而实现预啁嗽的具体过程如下：
[0081] 步骤1:所述调制器的光电二极管ro的闭环控制电路自动调制器的偏置电压值锁 定到调制器的NULL零点对应的偏置电压值上；
[0082] 步骤2 :通过设置一定规则，来设定偏置电压的偏移量，如以首次上线的测距范围 在10~15km范围内的终端设备例如0NU为偏置电压的偏移量设置标准。当此0NU上线 后，0LT以每步进为一定电压值（如0.1 V)进行偏置电压的偏移量调节，以ONU FEC前丢包 率反馈为参考，误码率下降，则继续调节。误码率上升则反向调节。以三次相同偏置电压的 偏移量值为停止调节结束符，并记录下此偏置电压的偏移量值；基于步骤2所述的规则，还 可根据Ρ0Ν网络特性直接设置一固定值，如0. 3V，或多次0NU记录的偏置电压的偏移量值的 平均值。
[0083] 步骤3、调制器的ro闭环控制电路将步骤2记录的偏移量值加载到步骤1中调制 器的NULL零点对应的偏置电压值上。
[0084] 对于多波长无源光网络系统，例如光双二进制（Optical Duo Binary，0DB)的Ρ0Ν 系统中所述调制器将所述双二进制三电平电信号的中间电平调制到所述调制器的偏置电 压值对应的偏置点上，进而实现预啁嗽的具体过程如下：
[0085] 步骤1、调制器ro闭环控制电路自动将调制器的偏置电压值锁定到调制器的NULL 零点对应的偏置电压值上；
[0086] 步骤2、通过设置偏置电压偏移量信息表来设定偏置电压的偏移量。如不同波长通 道对应不同测距范围终端设备例如0NU(如下表1所示对应关系表），不同测距范围终端设 备加载对应的偏置电压的偏移量，例如波长通道1，测距范围0~l〇km，则调制器的加载便 宜量为〇. lv，依次类推。每个波长通道对应的偏移量值设置规则参考单波长0DB-P0N网络 系统的步骤2。
[0087] 如果0NU上线通道与其测距范围不符，可切换此0NU至对应其测距范围的波长通 道，加载对应的偏置电压偏移量。
[0088] 表1对应关系表
[0089]
[0090] 具体编码过程，请参见图2,描述如下：
[0091] 高速数据流例如：25Gbps不归零（Non Return to Zero, NRZ)电信号数据流，通过 FPGA完成双二进制预编码，产生预编码后的NRZ电信号数据流，再经过驱动放大器，将所述 电信号的摆幅提升到调制器例如马赫曾德调制器（Mach Zender Modulator，MZM)所需的输 入信号幅度，将调幅后的NRZ电信号数据流通过低带宽的驱动放大器或MZM(约NRZ电信号 数据的1/4带宽）实现双二进制三电平电信号输出，再通过MZM将双二进制三电平电信号 调制到MZM的NULL点上，实现双二进制相位调制，最后将调制后的光信号输入到光纤中发 送出去。其中，所述输入MZM的光信号可以如图2所示为分布式反馈激光器（distribution feedback laser，DFB激光器）输出C或者L波段的光信号。
[0092] 参见图2对数据流的编码过程带入具体的公式进行举例描述如下：
[0093] (1)预编码过程：可以参见M(i) = B(i)X0R M(i-1)，M(0) = 0的计算公式，对输 入的数据流进行双二进制预编码，例如输入的数据流为："011010111000"，经过上述公式 的异或后，输出数据流为："001001101000"。经过上述预编码后的数据流可以简化终端装 置的解码过程，以及避免误码传递，降低传输过程的误码率。
[0094] (2)编码过程：可以参见C(i) = M(i)+M(i_l)的计算公式，实现双二进制三电平 输出，并通过相位调制实现0DB信号输出，例如上述预编码后的数据流"00100110100"0经 过编码公式后输出数据流为
[0095] 根据上述的编码后，终端设备接收到数据的数据流进行解码过程可以如下：
[0096] 根据解码公式D(i) = 0@C(i) = Oor 2 ;l@C(i) = 1，将接收的数据流进行解码， 输出解码后的数据流为"-200-202000-2-2-2"，上述解码过程类似于NRZ式强度接收，与预 编码配合，进而实现解码简化。
[0097] 具体解码的过程如下图3所示，这里不进行具体描述。
[0098] 上述预编码器可以应用于单波长无源光网络系统，也可以应用于无源光网络系 统。
[0099] 本发明实施例的提供的一种数据编码器，通过预编码器将输入的数据流进行预编 码，通过所述驱动放大器将所述预编码后的串行数据流的摆幅提升到所述调制器所需的输 入信号摆幅；通过所述调制器，用于将所述摆幅提升后的数据流压缩成双二进制三电平电 信号输出；将所述双二进制三电平电信号进行相位调制；将所述相位调制后的电信号加载 到外部输入的光信号上通过光纤进行发送，这种编码方式，使得高速率数据传输过程中的 编解码易于实现，且传输过程误码率极低，实现了高速率无源光网络的数据传输的可靠性 和稳定性，极大地降低了光器件的成本。
[0100] 图3为光接收组件的示意性框图。
[0101] 雪崩二级管（Avalanche Photodiode, APD)，用于检测到光线路终端发送的光信 号，将所述光信号转换成电信号。
[0102] 具体地，雪崩二极管将检测到的光信号转换成模拟电流信号。
[0103] 打线电感，所述打线电感的一端与所述雪崩二级管连接，所述打线电感的另一端 与所述跨阻放大器连接，所述打线电感的电感值设置为〇. 5纳亨以上；
[0104] 跨阻放大器（Transimpedance Amplifier，TIA)，用于将所述转换后的电信号进行 放大；以及根据所述打线电感设置的电感值引起所述跨阻放大器的尖峰peaking效应，使 得所述光接收组件的带宽被拉升。
[0105] 具体地，所述TIA将所述模拟的电流信号通过电阻转换成放大后的电压信号。进 一步地，所述TIA根据所述打线电感设置的电感值引起所述跨阻放大器的尖峰peaking效 应，使得所述光接收组件的带宽被拉升。
[0106] 进一步地，所述经过TIA后的电压信号经过判决器电路，根据预先设置的阈值，将 该电压信号转换成数字信号进行输出。
[0107] 具体地，所述光接收组件可以是光接收次模块（Receiver Optical Subassembly， ROSA)，该光接收组件可以放在终端设备例如0NU内。
[0108] 本发明实施例的提供的一种光接收组件，通过接收发送侧进行预编码后的数据， 使得光接收组件无需繁琐的解码过程，极易地实现解码，且传输过程误码率极低，实现了高 速率无源光网络的数据传输的可靠性和稳定性，极大地降低了光器件的成本。
[0109] 如图4所示，图4是根据本发明实施例的无源光网络系统的示意性框图。
[0110] 本发明实施例还提供了一种光网络系统400,该光网络系统400包括：
[0111] 光线路终端〇LT 410,该OLT 410包括根据本发明图2对应的实施例描述的编码 器，所述图2的编码装置进一步包括图1对应实施例描述的预编码器，或根据本发明实施例 的装置。
[0112] 至少一个光网络终端0ΝΤ 420 ;以及
[0113] 分光器430,其中，该至少一个0NT420通过该分光器430与该0LT410连接；
[0114] 其中，所述0NT420包括如图3所对应的实施例描述的解码器。
[0115] 这里具体的编码器以及光接收组件的解码过程请参见上面图2或者图3对应的实 施例的具体描述，这里就不再赘述了。
[0116] 进一步地，所述Ρ0Ν系统中的光线路终端可以包括：如图1或图2对应实施例描述 的预编码器、编码器，所述光网络单元可以包括如图3对应实施例描述的光接收组件。
[0117] 本发明实施例的提供的一种无源光网络系统，通过预编码器将输入的数据流进行 预编码，通过所述驱动放大器将所述预编码后的串行数据流的摆幅提升到所述调制器所需 的输入信号摆幅；通过所述调制器，用于将所述摆幅提升后的数据流压缩成双二进制三电 平电信号输出；将所述双二进制三电平电信号进行相位调制；将所述相位调制后的电信号 加载到外部输入的光信号上通过光纤进行发送；接收侧根据接收到的数据流进行解码，使 得高速率数据传输过程中的编解码易于实现，且传输过程误码率极低，实现了高速率无源 光网络的数据传输的可靠性和稳定性，极大地降低了光器件的成本。
[0118] 如图5所示，图5为一种数据预编码的方法，所述方法包括：
[0119] S502、预编码器以参考时钟为基准，将输入的串行数据流进行串行到并行的转换， 输出转换后的并行数据流，并产生数据恢复时钟；
[0120] S504、预编码器以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同 步异或编码，输出编码后的并行数据流；
[0121] S506、预编码器以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该 缓存器；以及以数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述缓存 器读出的编码后的并行数据流进行并行到串行的转换，输出串行数据流。
[0122] 进一步地，所述产生的数据恢复时钟的频率是根据输入的串行数据流的速率以及 输出的并行数据的比特位数计算所获取；所述数据发送时钟的频率是根据输出的串行数据 流的速率以及输入的并行数据的比特位数计算所获取。
[0123] 进一步地，所述方法还包括：
[0124] 所述预编码器还用于将所述编码后的并行数据流进行平衡编码，输出平衡编码后 的数据流到所述缓存器。
[0125] 进一步地，所述输入的串行数据流的速率大于lOGbps ;所述输出的串行数据流的 速率大于lOGbps。
[0126] 具体预编码器的预编码过程请参见图1对应的实施例的描述，这里就不再赘述 了。
[0127] 本发明实施例的提供的一种数据预编码器，通过以参考时钟为基准，将输入的串 行数据流进行串行到并行的转换，输出转换后的并行数据流，并产生数据恢复时钟；以所述 数据恢复时钟为基准，将所述转换后的并行数据流进行同步异或编码，输出编码后的并行 数据流；以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以 数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述缓存器读出的编码 后的并行数据流进行并行到串行的转换，输出串行数据流，这种通过对输入的数据流进行 双二进制预编码，使得高速率数据传输过程中的编解码易于实现，且传输过程误码率极低， 实现了高速率无源光网络的数据传输的可靠性和稳定性，极大地降低了光器件的成本。
[0128] 如图6所示，图6为一种数据编码的方法，所述方法包括：
[0129] S602、预编码器以参考时钟为基准，将输入的串行数据流进行串行到并行的转换， 输出转换后的并行数据流，并产生数据恢复时钟；
[0130] S604、预编码器以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同 步异或编码，输出编码后的并行数据流；
[0131] S606、预编码器以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该 缓存器；以及以数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述缓存 器读出的编码后的并行数据流进行并行到串行的转换，输出串行数据流；
[0132] S608、编码器将所述数据预编码器输出的串行数据流的摆幅提升到所述调制器所 需的输入信号摆幅；
[0133] S610、编码器将所述摆幅提升后的数据流压缩成双二进制三电平电信号输出；以 及将所述双二进制三电平电信号进行相位调制；
[0134] S612、编码器将所述相位调制后的电信号加载到外部输入的光信号上通过光纤进 行发送。
[0135] 进一步地，所述方法还包括：
[0136] 所述编码器根据接收到的光网络单元到光线路终端的测距距离，设置所述调制器 的偏置电压的偏移量；根据所述设置的偏置电压的偏移量，调整所述调制器的偏置电压值。
[0137] 进一步地，所述编码器将所述双二进制三电平电信号进行相位调制具体包括：
[0138] 将所述双二进制三电平电信号的中间电平调制到所述调制器的偏置电压值对应 的偏置点上，以实现对所述双二进制三电平电信号的相位调制。
[0139] 所述编码器的具体结构以及编码过程请参见图2对应的实施例的具体描述。
[0140] 如图7所示，本发明实施例还提供了一种数据通信装置700,其特征在于，该装置 700包括处理器710、存储器720和总线系统730,该处理器710和该存储器720通过该总线 系统730相连，该存储器720用于存储指令，该处理器710用于执行该存储器720存储的指 令，
[0141] 其中，该处理器710用于以参考时钟为基准，将输入的串行数据流进行串行到并 行的转换，输出转换后的并行数据流，并产生数据恢复时钟；以所述数据恢复时钟为基准， 将所述转换后的并行数据流进行同步异或编码，输出编码后的并行数据流；以所述数据恢 复时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以数据发送时钟为基准，将 所述缓存的编码后的并行数据流读出，将所述缓存器读出的编码后的并行数据流进行并行 到串行的转换，输出串行数据流。
[0142] 具体处理器710的具体执行流程可以参见图2-6所示的图对应的描述，这里就不 再赘述。
[0143] 根据图7,具体处理器710还可以执行数据流的编码过程，具体如下：所述处理器 用于：以参考时钟为基准，将输入的串行数据流进行串行到并行的转换，输出转换后的并行 数据流，并产生数据恢复时钟；以所述数据恢复时钟为基准，将所述转换后的并行数据流进 行同步异或编码，输出编码后的并行数据流；以所述数据恢复时钟为基准，将所述编码后的 并行数据流写入该缓存器；以及以数据发送时钟为基准，将所述缓存的编码后的并行数据 流读出，将所述缓存器读出的编码后的并行数据流进行并行到串行的转换，输出串行数据 流；将所述数据预编码器输出的串行数据流的摆幅提升到所述调制器所需的输入信号摆 幅；将所述摆幅提升后的数据流压缩成双二进制三电平电信号输出；将所述双二进制三电 平电信号进行相位调制；将所述相位调制后的电信号加载到外部输入的光信号上通过光纤 进行发送。
[0144] 具体处理器710的具体执行流程可以参见图2-6所示的图对应的描述，这里就不 再赘述。
[0145] 应理解，在本发明实施例中，该处理器710可以是中央处理单元（Central Processing Unit，简称为"CPU"），该处理器710还可以是其他通用处理器、数字信号处理 器（DSP)、专用集成电路（ASIC)、现成可编程门阵列（FPGA)或者其他可编程逻辑器件、分立 门或者晶体管逻辑器件、分立硬件组件等。通用处理器可以是微处理器或者该处理器也可 以是任何常规的处理器等。
[0146] 该存储器720可以包括只读存储器和随机存取存储器，并向处理器710提供指令 和数据。存储器720的一部分还可以包括非易失性随机存取存储器。例如，存储器720还 可以存储设备类型的信息。
[0147] 该总线系统730除包括数据总线之外，还可以包括电源总线、控制总线和状态信 号总线等。但是为了清楚说明起见，在图中将各种总线都标为总线系统730。
[0148] 在实现过程中，上述方法的各步骤可以通过处理器710中的硬件的集成逻辑电路 或者软件形式的指令完成。结合本发明实施例所公开的方法的步骤可以直接体现为硬件处 理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。软件模块可以位于随机 存储器，闪存、只读存储器，可编程只读存储器或者电可擦写可编程存储器、寄存器等本领 域成熟的存储介质中。该存储介质位于存储器720,处理器710读取存储器720中的信息， 结合其硬件完成上述方法的步骤。为避免重复，这里不再详细描述。
[0149] 另外，本文中术语"系统"和"网络"在本文中常被可互换使用。本文中术语"和/ 或"，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以 表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符"/"，一般表 示前后关联对象是一种"或"的关系。
[0150] 应理解，在本发明实施例中，"与A相应的B"表示B与A相关联，根据A可以确定 B。但还应理解，根据A确定B并不意味着仅仅根据A确定B，还可以根据A和/或其它信息 确定B。
[0151] 本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单 元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件 和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这 些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专 业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不 应认为超出本发明的范围。
[0152] 所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的系 统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
[0153] 在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以 通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的 划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件 可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨 论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合 或通信连接，也可以是电的，机械的或其它的形式连接。
[0154] 所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显 示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个 网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本发明实施例方案 的目的。
[0155] 另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以 是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的 单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
[0156] 所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用 时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质 上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形 式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算 机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述方法 的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器（ROM，Read-Only Memory)、随机存取存储器（RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程 序代码的介质。
[0157] 以上所述，仅为本发明的【具体实施方式】，但本发明的保护范围并不局限于此，任何 熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替 换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利 要求的保护范围为准。
【主权项】
1. 一种数据预编码器，其特征在于，所述数据预编码器包括： 并串行与串并行转换器，用于以参考时钟为基准，将输入的串行数据流进行串行到并 行的转换，输出转换后的并行数据流，并产生数据恢复时钟；以及将所述缓存器读出的编码 后的并行数据流进行并行到串行的转换，输出串行数据流； 预编码器，用于以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同步异 或编码，输出编码后的并行数据流； 缓存器，用于以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓存器； 以及以数据发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述读出的编码 后的并行数据流传输到所述并串行与串并行转换器进行处理。2. 根据权利要求1所述的数据预编码器，其特征在于，所述产生的数据恢复时钟的频 率是根据输入的串行数据流的速率以及输出的并行数据的比特位数计算所获取；所述数据 发送时钟的频率是根据输出的串行数据流的速率以及输入的并行数据的比特位数计算所 获取。3. 根据权利要求1所述的数据预编码器，其特征在于，所述预编码器还用于，将所述编 码后的并行数据流进行平衡编码，输出平衡编码后的数据流到所述缓存器。4. 根据权利要求1所述的数据预编码器，其特征在于，所述输入的串行数据流的速率 大于lOGbps ;所述输出的串行数据流的速率大于lOGbps。5. -种数据编码器，其特征在于，所述数据编码器包括：如权利要求1-4所述的数据预 编码器、驱动放大器、调制器；其中， 所述驱动放大器，用于将所述数据预编码器输出的串行数据流的摆幅提升到所述调制 器所需的输入信号摆幅； 所述调制器，用于将所述摆幅提升后的数据流压缩成双二进制三电平电信号输出；将 所述双二进制三电平电信号进行相位调制；将所述相位调制后的电信号加载到外部输入的 光信号上通过光纤进行发送。6. 根据权利要求5所述的数据编码器，其特征在于，所述调制器还用于，根据接收到的 光网络单元到光线路终端的测距距离，设置所述调制器的偏置电压的偏移量；根据所述设 置的偏置电压的偏移量，调整所述调制器的偏置电压值。7. 根据权利要求6所述的数据编码器，其特征在于，所述调制器具体用于，将所述双二 进制三电平电信号的中间电平调制到所述调制器的偏置电压值对应的偏置点上，以实现对 所述双二进制三电平电信号的相位调制。8. -种光接收组件，其特征在于，所述光接收组件包括： 雪崩二级管，用于检测到光线路终端发送的光信号，将所述光信号转换成电信号； 打线电感，所述打线电感的一端与所述雪崩二级管连接，所述打线电感的另一端与所 述跨阻放大器连接，所述打线电感的电感值设置为0. 5纳亨以上； 跨阻放大器，用于将所述转换后的电信号进行放大；以及根据所述打线电感设置的电 感值引起所述跨阻放大器的尖峰效应，使得所述光接收组件的带宽被拉升。9. 一种光线路终端，其特征在于，所述光线路终端包括：如权利要求5-7所述的数据编 码器。10. -种光网络单元，其特征在于，所述光网络单元包括：如权利要求8所述的光接收 组件。11. 一种无源光网络系统，其特征在于，所述无源光网络系统包括：如权利要求9所述 的光线路终端和如权利要求10所述的光网络单元。12. -种数据预编码的方法，其特征在于，所述方法包括： 以参考时钟为基准，将输入的串行数据流进行串行到并行的转换，输出转换后的并行 数据流，并产生数据恢复时钟； 以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同步异或编码，输出编 码后的并行数据流； 以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以数据 发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述缓存器读出的编码后的 并行数据流进行并行到串行的转换，输出串行数据流。13. 根据权利要求12所述的数据预编码方法，其特征在于，所述产生的数据恢复时钟 的频率是根据输入的串行数据流的速率以及输出的并行数据的比特位数计算所获取；所述 数据发送时钟的频率是根据输出的串行数据流的速率以及输入的并行数据的比特位数计 算所获取。14. 根据权利要求15所述的数据预编码方法，其特征在于，所述方法还包括： 将所述编码后的并行数据流进行平衡编码，输出平衡编码后的数据流到所述缓存器。15. 根据权利要求14所述的数据预编码方法，其特征在于，所述输入的串行数据流的 速率大于lOGbps ;所述输出的串行数据流的速率大于lOGbps。16. -种数据编码方法，其特征在于，所述方法包括： 以参考时钟为基准，将输入的串行数据流进行串行到并行的转换，输出转换后的并行 数据流，并产生数据恢复时钟； 以所述数据恢复时钟为基准，将所述转换后的并行数据流进行同步异或编码，输出编 码后的并行数据流； 以所述数据恢复时钟为基准，将所述编码后的并行数据流写入该缓存器；以及以数据 发送时钟为基准，将所述缓存的编码后的并行数据流读出，将所述缓存器读出的编码后的 并行数据流进行并行到串行的转换，输出串行数据流； 将所述数据预编码器输出的串行数据流的摆幅提升到所述调制器所需的输入信号摆 幅； 将所述摆幅提升后的数据流压缩成双二进制三电平电信号输出；将所述双二进制三电 平电信号进行相位调制； 将所述相位调制后的电信号加载到外部输入的光信号上通过光纤进行发送。17. 根据权利要求16所述的数据编码方法，其特征在于，所述方法还包括： 根据接收到的光网络单元到光线路终端的测距距离，设置所述调制器的偏置电压的偏 移量；根据所述设置的偏置电压的偏移量，调整所述调制器的偏置电压值。18. 根据权利要求17所述的数据编码方法，其特征在于，所述将所述双二进制三电平 电信号进行相位调制具体包括： 将所述双二进制三电平电信号的中间电平调制到所述调制器的偏置电压值对应的偏 置点上，以实现对所述双二进制三电平电信号的相位调制。19. 一种数据通信装置，其特征在于，所述装置包括处理器、存储器和总线系统，所述处 理器和所述存储器通过所述总线系统相连，所述存储器用于存储指令，所述处理器用于执 行所述存储器存储的指令， 其中，所述处理器用于：以参考时钟为基准，将输入的串行数据流进行串行到并行的转 换，输出转换后的并行数据流，并产生数据恢复时钟；以所述数据恢复时钟为基准，将所述 转换后的并行数据流进行同步异或编码，输出编码后的并行数据流；以所述数据恢复时钟 为基准，将所述编码后的并行数据流写入该缓存器；以及以数据发送时钟为基准，将所述缓 存的编码后的并行数据流读出，将所述缓存器读出的编码后的并行数据流进行并行到串行 的转换，输出串行数据流。20. -种数据通信装置，其特征在于，所述装置包括处理器、存储器和总线系统，所述处 理器和所述存储器通过所述总线系统相连，所述存储器用于存储指令，所述处理器用于执 行所述存储器存储的指令， 其中，所述处理器用于：以参考时钟为基准，将输入的串行数据流进行串行到并行的转 换，输出转换后的并行数据流，并产生数据恢复时钟；以所述数据恢复时钟为基准，将所述 转换后的并行数据流进行同步异或编码，输出编码后的并行数据流；以所述数据恢复时钟 为基准，将所述编码后的并行数据流写入该缓存器；以及以数据发送时钟为基准，将所述缓 存的编码后的并行数据流读出，将所述缓存器读出的编码后的并行数据流进行并行到串行 的转换，输出串行数据流；将所述数据预编码器输出的串行数据流的摆幅提升到所述调制 器所需的输入信号摆幅；将所述摆幅提升后的数据流压缩成双二进制三电平电信号输出； 将所述双二进制三电平电信号进行相位调制；将所述相位调制后的电信号加载到外部输入 的光信号上通过光纤进行发送。
【文档编号】H04B10/516GK105991196SQ201510086337
【公开日】2016年10月5日
【申请日】2015年2月17日
【发明人】叶志成, 李胜平
【申请人】华为技术有限公司