一种基于mac层的6路编码器信号传输的电路的制作方法
【技术领域】
[0001]本实用新型属于机器人的数据通信协议转换的技术领域。
【背景技术】
[0002]在工业机器人体系中不可避免的要用到各式各样的编码器，由于多数工业机器人的工作环境多比较差，电磁干扰严重。使得传统类型的RS485、ModbuS或者普通数字信号类型的编码器无法在噪声严重的环境中进行较长距离的传输。此外传统类型接口的编码器数据传输(如RS485协议、Mdobus、或者数字脉冲接口的编码器)每个编码器需要占用4根甚至更多的信号线。在电控柜距离机械本体较远时相应的电缆费用会增加，增加了成本。而工业以太网网络传输距离较长，速度较快可以很好的解决上述问题。因此在实际机器人应用中提出了此种电路以满足工业机器人在复杂电气环境下对编码器数据稳定长距离传输的要求。
【发明内容】
[0003]本实用新型的目的是提供一种基于MAC层的6路编码器信号传输的电路，是为了解决现有机器人使得传统类型的RS485、Modbus或者普通数字信号类型的编码器无法在噪声严重的环境中进行较长距离的传输及数据电缆成本过高的问题。
[0004]所述的目的是通过以下方案实现的:所述的一种基于MAC层的6路编码器信号传输的电路，它包括PHY芯片电路Ul、数字光电耦合器U2?U7、485收发器U8?U13、带隔离变压器的RJ45插座Jl、232收发器1、EPCS配置芯片电路2、Jtag接口 3、FPGA芯片电路4、SM-6P-PCB 插座 J2 ?J7 ;
[0005]FPGA芯片电路4的MII数字信号输出输入端与PHY芯片电路Ul的MII数字信号输入输出端连接；PHY芯片电路Ul的差分MAC数据帧输出输入端连接在带隔离变压器的RJ45插座Jl上；FPGA芯片电路4的第一路485数字信号输入输出端通过数字光电耦合器U2与485收发器U8的数字信号输出输入端连接，FPGA芯片电路4的第二路485数字信号输入输出端通过数字光电耦合器U3与485收发器U9的数字信号输出输入端连接，FPGA芯片电路4的第三路485数字信号输入输出端通过数字光电耦合器U4与485收发器UlO的数字信号输出输入端连接，FPGA芯片电路4的第四路485数字信号输入输出端通过数字光电耦合器U5与485收发器UlI的数字信号输出输入端连接，FPGA芯片电路4的第五路485数字信号输入输出端通过数字光电親合器U6与485收发器U12的数字信号输出输入端连接，FPGA芯片电路4的第六路485数字信号输入输出端通过数字光电耦合器U7与485收发器U13的数字信号输出输入端连接，FPGA芯片电路4的串行数据输入输出端与EPCS配置芯片电路2的串行数据输出输入端连接，FPGA芯片电路4的232数据信号输入输出总线端与232收发器I的数据输出输入总线端连接，FPGA芯片电路4的Jtag测试数据输出输入端连接在Jtag接口 3上；485收发器U8?U13的485通信数据输出输入端分别连接SM-6P-PCB插座J2?J7 ；485收发器U8?U13采用隔离电源独立供电。
[0006]本实用新型可以稳定的将绝对值编码器的RS485信号转化为MAC数据帧进行传输。增加了编码器数据的传输距离和稳定性。在MAC层数据帧的基础上做了修改，增加数据使用帧的使用率，保证了数据发送和接收的实时性。
【附图说明】
[0007]图1是本实用新型的整体电路结构示意图。
【具体实施方式】
[0008]【具体实施方式】一:结合图1所示，它包括PHY芯片电路Ul、数字光电耦合器U2?U7、485收发器U8?U13、带隔离变压器的RJ45插座Jl、232收发器1、EPCS配置芯片电路2、Jtag 接口 3、FPGA 芯片电路 4、SM-6P-PCB 插座 J2 ?J7 ;
[0009]FPGA芯片电路4的MII数字信号输出输入端与PHY芯片电路Ul的MII数字信号输入输出端连接；PHY芯片电路Ul的差分MAC数据帧输出输入端连接在带隔离变压器的RJ45插座Jl上；FPGA芯片电路4的第一路485数字信号输入输出端通过数字光电耦合器U2与485收发器U8的数字信号输出输入端连接，FPGA芯片电路4的第二路485数字信号输入输出端通过数字光电耦合器U3与485收发器U9的数字信号输出输入端连接，FPGA芯片电路4的第三路485数字信号输入输出端通过数字光电耦合器U4与485收发器UlO的数字信号输出输入端连接，FPGA芯片电路4的第四路485数字信号输入输出端通过数字光电耦合器U5与485收发器UlI的数字信号输出输入端连接，FPGA芯片电路4的第五路485数字信号输入输出端通过数字光电親合器U6与485收发器U12的数字信号输出输入端连接，FPGA芯片电路4的第六路485数字信号输入输出端通过数字光电耦合器U7与485收发器U13的数字信号输出输入端连接，FPGA芯片电路4的串行数据输入输出端与EPCS配置芯片电路2的串行数据输出输入端连接，FPGA芯片电路4的232数据信号输入输出总线端与232收发器I的数据输出输入总线端连接，FPGA芯片电路4的Jtag测试数据输出输入端连接在Jtag接口 3上；485收发器U8?U13的485通信数据输出输入端分别连接SM-6P-PCB插座J2?J7 ；485收发器U8?U13采用隔离电源独立供电。
[0010]所述PHY芯片电路UI选用的型号为88E1111，数字光电耦合器U2?U7选用的型号为ACPL-064L/K64L低功耗1MBd的数字CMOS光电耦合器；485收发器U8?U13选用的型号为ADM485 ;带隔离变压器的RJ45插座Jl选用的型号为HR911102A，232收发器I选用的型号为MAX3232CUE ；EPCS配置芯片电路2选用的型号为EPCS16SI8N ；FPGA芯片电路4选用的型号为EP4CE10E22可编程逻辑器件。
[0011]工作原理:本实施方式中图1所示电路既可以充当主站也可以充当从站。6路RS485转MAC层数据帧的工作过程如下:主站FPGA芯片电路4在接收到驱动器发送数据的指令时开始把收到的数据存在FPGA芯片电路4对应的寄存器里，当收到全部六个驱动器发送的指令后将寄存器里的数据存放在MAC数据帧对应的数据位里组装成MAC数据帧的形式，然后将数据依次通过PHY芯片电路Ul、带隔离变压器的RJ45插座Jl和网线传给从站电路。从站中的FPGA芯片电路4通过带隔离变压器的RJ45插座Jl、PHY芯片电路Ul接收数据，FPGA芯片电路4在接收完MAC层数据帧后将MAC层数据帧数据位的数据按照对应的顺序分别通过数字光电耦合器U2?U7发送给相对应的485收发器U8?U13。编码器电路在收到发送数据指令后经过3us的数据延迟将相应数据按照对应的顺序分别通过485收发器U8?U13和数字光电耦合器U2?U7发送给FPGA芯片电路4。待FPGA芯片电路4接收到数据后将数据存储到FPGA芯片电路4中对应的寄存器中，寄存器按照对应的轴数进行编址，在所有数据接收完成后将寄存器中的数据存放到MAC数据帧对应的位置开始组装MAC数据帧，在MAC数据帧组装完成后将数据依次通过PHY芯片电路Ul、带隔离变压器的RJ45插座Jl和网线传输给主站电路。主站FPGA芯片电路4依次通过网线、带隔离变压器的RJ45插座Jl和PHY芯片电路Ul接收编码器的返回值，按照MAC数据帧中数据位的顺序将返回的数值通过数字光电耦合器U2?U7发送给相对应的485收发器U8?U13后传送给各个编码器对应的驱动器。电路对于各个轴的驱动器和编码器的识别通过寄存器存储实现，而每个轴的寄存器对应于固定MAC层数据位。
[0012]RS232部分的工作过程如下:通过上位机发送自定义的报文其发送报文格式包括电路板 ID、读写状态、phy address、phy register address、register data 等部分组成。当FPGA芯片电路4接收到对应的phy芯片寄存器读写指令时启动SMI协议配置PHY芯片电路Ul的控制寄存器和控制扩展寄存器，从而达到控制PHY芯片电路Ul工作模式的目的，其默认工作模式为全双工10Mbps交叉工作模式。
【主权项】
1.一种基于MAC层的6路编码器信号传输的电路，其特征在于它包括PHY芯片电路Ul、数字光电耦合器U2?U7、485收发器U8?U13、带隔离变压器的RJ45插座Jl、232收发器(I)、EPCS 配置芯片电路(2 )、Jtag 接口( 3 )、FPGA 芯片电路(4 )、SM-6P-PCB 插座 J2 ?J7 ; FPGA芯片电路(4)的MII数字信号输出输入端与PHY芯片电路Ul的MII数字信号输入输出端连接；PHY芯片电路Ul的差分MAC数据帧输出输入端连接在带隔离变压器的RJ45插座Jl上；FPGA芯片电路(4)的第一路485数字信号输入输出端通过数字光电耦合器U2与485收发器U8的数字信号输出输入端连接，FPGA芯片电路(4)的第二路485数字信号输入输出端通过数字光电耦合器U3与485收发器U9的数字信号输出输入端连接，FPGA芯片电路(4)的第三路485数字信号输入输出端通过数字光电耦合器U4与485收发器UlO的数字信号输出输入端连接，FPGA芯片电路(4)的第四路485数字信号输入输出端通过数字光电耦合器U5与485收发器UlI的数字信号输出输入端连接，FPGA芯片电路(4)的第五路485数字信号输入输出端通过数字光电親合器U6与485收发器U12的数字信号输出输入端连接，FPGA芯片电路(4)的第六路485数字信号输入输出端通过数字光电耦合器U7与485收发器U13的数字信号输出输入端连接，FPGA芯片电路(4)的串行数据输入输出端与EPCS配置芯片电路(2)的串行数据输出输入端连接，FPGA芯片电路(4)的232数据信号输入输出总线端与232收发器(I)的数据输出输入总线端连接，FPGA芯片电路(4)的Jtag测试数据输出输入端连接在Jtag接口(3)上；485收发器U8?U13的485通信数据输出输入端分别连接SM-6P-PCB插座J2?J7 ；485收发器U8?U13采用隔离电源独立供电。
【专利摘要】一种基于MAC层的6路编码器信号传输的电路，它属于机器人的数据通信协议转换的技术领域。FPGA芯片电路的MII数字信号输出输入端与PHY芯片电路U1的MII数字信号输入输出端连接；PHY芯片电路U1的差分MAC数据帧输出输入端连接在带隔离变压器的RJ45插座J1上，FPGA芯片电路的第一路到第六路485数字信号输入输出端分别通过数字光电耦合器U2～U7与485收发器U8～U13的数字信号输出输入端连接，FPGA芯片电路的串行数据输入输出端与EPCS配置芯片电路的串行数据输出输入端连接。本实用新型可以稳定的将绝对值编码器的RS485信号转化为MAC数据帧进行传输。增加了编码器数据的传输距离和稳定性。在MAC层数据帧的基础上做了修改，增加数据使用帧的使用率，保证了数据发送和接收的实时性。
【IPC分类】H04L29/06
【公开号】CN204615855
【申请号】CN201520382994
【发明人】周文彪, 张彦钦, 孔民秀
【申请人】哈尔滨博强机器人技术有限公司
【公开日】2015年9月2日
【申请日】2015年6月5日