一种多业务数字合成信号的rs编解码装置的制造方法
【专利摘要】本实用新型公开了一种多业务数字合成信号的RS编解码装置，包括帧头检测单元、多业务信号合成单元、第一静态存储器单元、RS编码单元、RS纠错解码单元、第二静态存储器单元、多业务信号拆分单元，帧头检测单元检测复接数据的帧头并产生帧头使能信号；多业务信号合成单元将各业务信号形成合路数据，产生RAM读写地址；第一静态存储器单元产生26个检验字节；RS编码单元通过RS编码IP编码；RS纠错解码单元产生使能信号对编码数据进行解码和纠错；第二静态存储器单元丢弃校验字节；多业务信号拆分单元将各业务信号从接收到的合路数据中拆分开来。
【专利说明】
一种多业务数字合成信号的RS编解码装置
技术领域
[0001]本实用新型涉及信道编码技术领域，特别涉及一种多业务数字合成信号的RS编解码装置。
【背景技术】
[0002]信道编码可以提高数据传输效率，降低误码率。信道编码的本质是增加通信的可靠性。但信道编码会使有用的信息数据传输减少，信道编码的过程是在源数据码流中加插一些码元，从而达到在接收端进行判错和纠错的目的，这就是我们常常说的开销。在带宽固定的信道中，总的传送码率也是固定的，由于信道编码增加了数据量，其结果只能是以降低传送有用信息码率为代价。
【实用新型内容】
[0003]本实用新型的目的在于克服现有技术的不足，提出一种多业务数字合成信号的RS编解码装置，实现了高速、高效进行编解码。
[0004]本实用新型解决其技术问题所采用的技术方案是:
[0005]—种多业务数字合成信号的RS编解码装置，包括用于帧头检测并产生帧头使能信号的帧头检测单元;用于生成合路数据和产生RAM读写地址的多业务信号合成单元；用于产生RS编码所需校验字节的第一静态存储器单元；用于对合路数据进行编码的RS编码单元；用于对合路数据进行纠错和解码并生成RAM读写地址的RS纠错解码单元；用于丢弃合路数据校验字节的第二静态存储器单元和用于将合路数据进行拆分的多业务信号拆分单元；
[0006]所述帧头检测单元的输入端连接复接数据，输出端连接至多业务信号合成单元；所述多业务信号合成单元输出端连接至第一静态存储器单元;所述第一静态存储器单元的输出端连接至RS编码单元的输入端;所述RS编码单元的输出端连接至RS纠错解码单元的输入端;所述RS纠错解码单元的输出端连接至第二静态存储器单元的输入端;所述第二静态存储器单元的输出端连接至多业务信号拆分单元的输入端。
[0007]本实用新型提供的技术方案带来的有益效果是:提出一种多业务数字合成信号的RS编解码装置，实现了对多业务数字合成信号进行高速、高效的RS编解码。
[0008]以下结合附图及实施例对本实用新型作进一步详细说明，但本实用新型的一种多业务数字合成信号的RS编解码装置不局限于实施例。
【附图说明】
[0009]图1为本实用新型装置的结构框图。
【具体实施方式】
[0010]由于各业务数字信号的频率不一致，在编码之前先将各路信号合成一路，根据各业务信号的速率，在每一帧给各业务信号留出相应的比特。合路数据的速率为33.792MHz，每帧1696比特。RS编码采用按符号编码，8比特标志一个符号位，故有效位为212字节，校验位取26字节。这里要涉及到一个数据跨时钟域的问题，采用静态存储器(RAM)来实现。通过控制RAM地址来实现写入212字节，读出238字节。RS编解码采用IP核实现，解码输出再经过RAM，通过控制RAM读写地址来实现写入238字节，读出212字节，从而实现RS编解码及纠错过程。在此过程中，时序的要求非常严格，在每一帧的开始都有一个使能，编解码及RAM都是严格按照这个使能来执行的。
[0011]参见图1，本实用新型的一种多业务数字合成信号的RS编解码装置，该装置包括帧头检测单元11、多业务信号合成单元12、第一静态存储器单元13、RS编码单元14、RS纠错解码单元15、第二静态存储器单元16、多业务信号拆分单元17。
[0012]所述帧头检测单元11用于接收复接数据，采用并行数据检测复接数据的帧头，本实施例中，帧头设置为“1111010000”，当检测到帧头时，产生一个维持一个时钟周期的使能信号，将复接数据和产生的帧头使能信号输出到所述多业务信号合成单元12;
[0013]所述多业务信号合成单元12用于接收帧头检测单元11输出的复接数据和帧头使能信号，利用防止假同步技术，将各业务信号在复接数据中形成合路数据，根据不同帧头使能信号产生RAM读写地址，将合路数据和RAM读写地址输出到第一静态存储器单元13;
[0014]所述第一静态存储器单元13用于接收多业务信号合成单元12输出的合路数据和RAM读写地址，产生26个检验字节，将增加了26个检验字节的合路数据输出到RS编码单元14;
[0015]所述RS编码单元14用于接收第一静态存储器单元13输出的合路数据，通过RS编码IP核实现对合路数据的编码，将编码后的合路数据输出到RS纠错解码单元15;
[0016]所述RS纠错解码单元15用于接收RS编码单元输出14的编码数据，产生使能信号对编码数据进行解码和纠错，将解码纠错后的合路数据和产生的RAM读写地址输出到第二静态存储器单元16;
[0017]所述第二静态存储器单元16用于接收RS纠错解码单元15输出的合路数据和RAM读写地址，将丢弃26个校验字节后的合路数据输出到多业务信号拆分单元17;
[0018]所述多业务信号拆分单元17用于接收第二静态存储器单元16输出的合路数据，将待拆分的异步帧信号以数据帧为单位，按帧的顺序分别进行缓存，存满后通过多个通道并行发出。
[0019]本实施例具体的工作原理是:
[0020]由帧头检测单元11产生帧头使能信号，将该信号和复接数据送入多业务信号合成单元12。在多业务信号合成单元12中，结合数据加扰技术将复接数据携带的各种数据信息提取出来进行处理，利用防止假同步技术，将各业务信号(语音信号、数据信号、时钟信号等由于各业务数字信号的频率不一致的原理，在编码之前先将各路信号合成一路)合成复接数据中形成合路数据。同时根据不同数据帧头使能信号产生相应的RAM读写地址。第一静态存储器单元RAM的写时钟为33.792MHz，读时钟为38.016MHz (该时钟由FPGA内部锁相环产生后分频得到)。第一静态存储器单元RAM产生26个RS编码所需要的校验字节，然后将数据送入述RS编码单元14的IP核，实现对合路数据的编码。RS解码单元15将收到的数据进行帧头检测，产生一个使能信号，同时根据该使能信号产生RS解码所需要的使能和RAM的读写地址，经过RS解码与数据速率相协调的纠错后，将数据送入第二静态存储器单元。第二静态存储器单元RAM的写时钟为38.016MHz(该时钟由位同步后得到)，读时钟为33.792MHz。第二静态存储器单元RAM输出的数据送入多业务信号拆分单元17，将待拆分的异步帧信号以数据帧为单位，按帧的顺序分别进行缓存，存满后通过多个通道并行发出，然后将收到的数据的各业务信号提取出来送到相应的模块进行处理。
[0021 ]本实用新型的有益效果是:
[0022]1、采用并行数据检测帧头，此方法设计简单、易于理解，同时又节省资源；
[0023]2、用不同的时钟产生的地址来控制RAM的输入输出数据，从而实现跨时钟域数据的产生和恢复；
[0024]3、用加扰技术来实现避免产生连续多个“I”或者“O”现象的出现，提高了通信系统的抗干扰能力;加扰过程是在发送端用一个随机序列(CW)对复用后的码流进行实时扰乱控制，使用加扰序列控制对打包的数据信号进行扰乱，接收端必须获得随机序列(CW)，再次对码流进行位运算才能将码流还原，只有授权用户才能获取CW，才能对码流进行解码；
[0025]4、将复接的El信号、语音、监控等多业务数字信号合成一路，便于数据的传输，且有效地利用了带宽；
[0026]5、为了防止接收长“I”信号而产生假同步信息，接收端接收到N位码序列中包含有误码，那么由此产生的本地序列与发送端是不一致的，此时就很容易将接收到的含有误码的状态作为本地初始状态，这种现象叫做“假同步”，同步判断的目的就在于防止出现“假同步”现象，保证传输检测的正确性。
[0027]以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
【主权项】
1.一种多业务数字合成信号的RS编解码装置，其特征在于，包括: 用于帧头检测并产生帧头使能信号的帧头检测单元；用于生成合路数据和产生RAM读写地址的多业务信号合成单元；用于产生RS编码所需校验字节的第一静态存储器单元；用于对合路数据进行编码的RS编码单元；用于对合路数据进行纠错和解码并生成RAM读写地址的RS纠错解码单元;用于丢弃合路数据校验字节的第二静态存储器单元和用于将合路数据进行拆分的多业务信号拆分单元； 所述帧头检测单元的输入端连接复接数据，输出端连接至多业务信号合成单元;所述多业务信号合成单元输出端连接至第一静态存储器单元;所述第一静态存储器单元的输出端连接至RS编码单元的输入端;所述RS编码单元的输出端连接至RS纠错解码单元的输入端;所述RS纠错解码单元的输出端连接至第二静态存储器单元的输入端;所述第二静态存储器单元的输出端连接至多业务信号拆分单元的输入端。
【文档编号】H04L1/00GK205545295SQ201620380854
【公开日】2016年8月31日
【申请日】2016年4月29日
【发明人】戴国良
【申请人】福建先创电子有限公司