专利名称：基于钱搜索算法和福尼算法的并行电路及rs译码电路的制作方法
技术领域：
本发明涉及译码技术领域，特别是涉及一种基于钱搜索算法和福尼算法的并行电路及RS译码电路。
背景技术：
随着光纤通信技术的发展，光网络向着高速率、大容量、长距离的方向演进。但随着速率的提升、距离的增加，传输信息的误比特率就会增加，故前向纠错技术(FEC)显得非常重要。里德-所罗门(Reed-Solomon，RS)编解码作为FEC的一种，能够纠正数据传输过程中产生的突发错误，因而得到了广泛应用。RS译码主要包括伴随式计算、关键方程求解，错误位置计算和错位值计算几个步骤，其中错误位置计算步骤采用的钱搜索算法和错误值计算步骤采用的福尼算法在RS译码中占有重要地位。 如何提供一种满足高速并行处理数据的要求、结构简单的译码电路是亟待解决的问题。
发明内容
(一)要解决的技术问题本发明首先要解决的技术问题是如何提供一种满足高速并行处理数据的要求、结构简单的译码电路。(二)技术方案为了解决上述技术问题，本发明提供一种基于钱搜索算法和福尼算法的并行电路，所述并行电路用于计算RS译码过程中发生的错误位置与产生的错误值，包括偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块、偶数项福尼电路模块、第一加法模块、第二加法模块、求倒数模块和乘法模块；其中，所述偶数项钱搜索电路模块用于并行计算错误位置多项式中的偶数项的和，所述奇数项钱搜索电路模块用于并行计算错误位置多项式中的奇数项的和，偶数项钱搜索电路模块和奇数项钱搜索电路模块经过第一加法模块后在一个时钟周期内共计算得到P个错误位置；所述奇数项福尼电路模块用于并行计算错误值多项式中的奇数项的和，所述偶数项福尼电路模块用于并行计算错误值多项式中的偶数项的和，奇数项福尼电路模块和偶数项福尼电路模块经过第二加法模块和乘法器模块后在一个所述时钟周期内共计算得到P个错误值；所述偶数项钱搜索电路模块的输出端连接到所述第一加法模块的输入端，所述奇数项钱搜索电路模块的输出端连接到所述第一加法模块和所述求倒数模块的输入端，所述求倒数模块的输出端连接到所述乘法模块的输入端，所述奇数项福尼电路模块和偶数项福尼电路模块的输出端连接到所述第二加法模块的输入端，所述第二加法模块的输出端连接到所述乘法模块的输入端，所述第一加法模块输出P个错误位置，所述乘法模块输出P个错误值，所述P个错误位置和P个错误值作为所述并行电路的输出数据，P为大于I的整数。
优选地，所述偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块均包括多个计算子模块以及多个加法器；每个计算子模块包括二选一选择器、寄存器以及多个乘法器，且二选一选择器的输出端连接到每个乘法器的输入端，其中一个乘法器的输出端连接到寄存器的输入端，寄存器的输出端连接到二选一选择器的输入端；对于每个计算子模块，其中乘法器的输出端一对一地连接到加法器的输入端；所述多个加法器的输出为偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块的输出数据。优选地，所述加法器所做的加法均是伽罗华域上的加法，所述乘法器所做的乘法均是伽罗华域上的乘法，且所述乘法器的系数均属于相同的伽罗华域。优选地，所述求倒数模块为只读ROM。优选地，所述多个计算子模块的个数为t/2，其中，t=(n-k)/2, η表示RS译码的码字长度，k表示RS译码的信息位长度。
本发明还提供了一种RS译码电路，包括所述的并行电路。(三)有益效果上述技术方案具有如下优点本发明的并行电路利用偶数项电路模块与奇数项电路模块的相似性进行错误位置与错误值计算电路模块化，能够实现在一个时钟周期检测多个错误位置和多个错误值，可以简化电路结构，节省电路面积，加快实现速度，并且可移植性强，且基于该并行电路设计的RS译码电路能够满足高速并行处理数据的要求。
图I是RS译码电路结构示意图；图2是本发明的并行电路结构图；图3是奇数项电路模块结构图；图4是偶数项电路模块结构图。
具体实施例方式下面结合附图和实施例，对本发明的具体实施方式
作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。RS译码电路的结构如图I所示(以RS(255，223)并且p=9为例)，本发明提供的一种基于钱搜索算法和福尼算法的并行电路，即为图I中的错误位置与错误值计算模块CSEE。RS译码过程中的伴随式多项式为S (X) = So+S^+SaX2+. . . +S21^1X2卜1基于钱搜索算法的错误位置多项式为σ (X) = σ 0+ σ jX+ σ 2χ2+. . . + σ txlσ ( α χ) = σ 0+ σ j α χ+ σ 2 ( α χ) 2+. . . + σ t ( α χ)1=ο0+σ odd(a Ο + σ evev(a ')基于福尼算法的错误值多项式为ω (X) = ω 0+ ω jX+ ω 2χ2+. · · + ω ^1Xt-1 ω ( α χ) = ω 0+ ω j α χ+ ω 2 ( α χ)2+. . . + ω ( a χ)t_1
=ω0+ωοω(α 0 + ω_(α O关键方程为S(x)σ (X) = ω (χ)解上述关键方程能够得到ω。，. .，和σ。，· .，σ t将公式变形得到钱搜索算法计算错误位置的公式O 0+° odd(Q 0+0 evev(Q O和福尼算法计算错误值的公式
权利要求
1.一种基于钱搜索算法和福尼算法的并行电路，其特征在于，所述并行电路用于计算RS译码过程中发生的错误位置与产生的错误值，包括偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块、偶数项福尼电路模块、第一加法模块、第二加法模块、求倒数模块和乘法模块；其中， 所述偶数项钱搜索电路模块用于并行计算错误位置多项式中的偶数项的和，所述奇数项钱搜索电路模块用于并行计算错误位置多项式中的奇数项的和，所述偶数项钱搜索电路模块和奇数项钱搜索电路模块的输出经过第一加法模块后在一个时钟周期内共计算得到P个错误位置；所述奇数项福尼电路模块用于并行计算错误值多项式中的奇数项的和，所述偶数项福尼电路模块用于并行计算错误值多项式中的偶数项的和，所述奇数项福尼电路模块和偶数项福尼电路模块经过第二加法模块和乘法模块后在一个所述时钟周期内共计算得到P个错误值； 所述偶数项钱搜索电路模块的输出端连接到所述第一加法模块的输入端，所述奇数项钱搜索电路模块的输出端连接到所述第一加法模块和所述求倒数模块的输入端，所述求倒数模块的输出端连接到所述乘法模块的输入端，所述奇数项福尼电路模块和偶数项福尼电路模块的输出端连接到所述第二加法模块的输入端，所述第二加法模块的输出端连接到所述乘法模块的输入端，所述第一加法模块输出P个错误位置，所述乘法模块输出P个错误值，所述P个错误位置和P个错误值作为所述并行电路的输出数据，P为大于I的整数。
2.如权利要求I所述的并行电路，其特征在于，所述偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块均包括多个计算子模块以及多个加法器；每个计算子模块包括二选一选择器、寄存器以及多个乘法器，且二选一选择器的输出端连接到每个乘法器的输入端，其中一个乘法器的输出端连接到寄存器的输入端，寄存器的输出端连接到二选一选择器的输入端；对于每个计算子模块，其中乘法器的输出端一对一地连接到加法器的输入端；所述多个加法器的输出为偶数项钱搜索电路模块、奇数项钱搜索电路模块、奇数项福尼电路模块和偶数项福尼电路模块的输出数据。
3.如权利要求2所述的并行电路，其特征在于，所述加法器所做的加法均是伽罗华域上的加法，所述乘法器所做的乘法均是伽罗华域上的乘法，且所述乘法器的系数均属于相同的伽罗华域。
4.如权利要求I所述的并行电路，其特征在于，所述求倒数模块为只读ROM。
5.如权利要求2或3所述的并行电路，其特征在于，所述多个计算子模块的个数为t/2，其中，t=(n-k)/2, η表示RS译码的码字长度，k表示RS译码的信息位长度。
6.一种RS译码电路，其特征在于，包括如权利要求f 5中任一项所述的并行电路。
全文摘要
本发明涉及译码技术领域，公开了一种基于钱搜索算法和福尼算法的并行电路及RS译码电路。本发明的并行电路利用偶数项电路模块与奇数项电路模块的相似性进行错误位置与错误值计算电路模块化，能够实现在一个时钟周期检测多个错误位置和多个错误值，可以简化电路结构，节省电路面积，加快实现速度，并且可移植性强，且基于该并行电路设计的RS译码电路能够满足高速并行处理数据的要求。
文档编号H03M13/15GK102970049SQ20121041853
公开日2013年3月13日 申请日期2012年10月26日 优先权日2012年10月26日
发明者张民, 韩卫平, 张治国, 陈雪 申请人:北京邮电大学