专利名称：基于pci总线的led灯饰视频处理系统的制作方法
技术领域：
本实用新型涉及LED灯饰控制技术，具体涉及一种基于PCI总线的LED灯 饰视频处理系统。
背景技术：
传统的景观照明多使用静态的霓虹灯作为幕墙装饰，仅有光亮和简单色彩 变化效果，不能兼作为娱乐、广告、信息传播等用途，不能满足大型建筑物， 如标志性楼、桥梁和广场的个性化特征需求，且耗电量相对较大。LED是一种新 型的高效光源，相对于霓虹灯、日光灯而言，除具有无汞、省材、对环境无电 磁污染、无有害射线等优点之外，更重要的是具有节能、寿命长等优势，发展 LED技术已成为国家能源战略的重要组成部分。在景观照明中，由于LED采用低 压供电，其用于绝缘的开销与霓虹灯相比要小得多，可靠性更高，因此LED灯 光已是今后城市景观照明的主要发展趋势，近年来也得到了快速发展。
目前，LED灯饰的控制系统中使用较广泛的有DMX512控制系统，DMX512 LED 灯饰控制系统由演示效果设计软件(在PC机上使用)、主控器和LED灯具陈列 组成，由于DMX512灯饰控制系统要对每个灯具单独设定地址，DMX512最多只能 控制512个通道也就是170个全彩LED灯具，所以只能应用在小规模LED控制 系统中，只能做到系统的局部控制，无法对整个系统实现完全智能化控制，而 且数据传输速率不高、稳定性不足。同时，用于景观照明的LED均为彩色多灰 度级LED，由于彩色多灰度级LED像素的分散性，LED显示屏本身的LED控制方 式更不能满足大型LED灯饰系统的控制需要。国内的灯具制造厂家很多，但在 系统控制方面投入不够，很少能提供满足大型LED灯饰系统需要的视频处理系 统。
实用新型内容
本实用新型目的在于克服现有技术的不足，提供一种数据传输速率高、稳 定性强、能满足大型LED灯饰系统控制需要的基于PCI总线的LED灯饰视频处理系统。
本实用新型的目的通过下述技术方案实现基于PCI总线的LED灯饰视频 处理系统，包括依次连接的个人电脑终端、联机控制器、数据分配器组、数据
缓冲器和LED灯具，所述数据分配器组由多个数据分配器串行连接组成。
所述联机控制器包括DVI/USB数据接收电路板、PCI总线电路板、FPGA 控制电路板，所述DVI/USB数据接收电路板与FPGA控制电路板通过PCI总线 电路板相连接。
所述DVI/USB数据接收电路板设置有DVI接口 、 USB接口 ，该DVI接口 、 USB与个人电脑终端的DVI接口、 USB接口对应连接。
所述PCI总线电路板包括MASTER板插槽、SLAVE板插槽以及电源电路， 电源电路与MASTER板插槽、SLAVE板插槽相应连接，MASTER板插槽上搭 建DVI/USB数据接收电路板，SLAVE板插槽上搭建FPGA控制电路板。
所述SLAVE板插槽有3块以上，与MASTER板插槽相邻连接的第2块 SLAVE板插槽与第3块SLAVE板插槽之间设置有4块缓冲器芯片，该4块缓 冲器芯片同时与PCI总线电路板的电源电路相连接。
所述DVI/USB数据接收电路板设置有DVI数据接收电路、USB数据接收 电路，所述DVI数据接收电路、USB数据接收电路分别与PCI总线电路板的 MASTER板插槽相连接。
所述DVI数据接收电路包括DVI解码电路，DVI解码电路主要由DVI解码 芯片及其电源电路、存储EDID数据的EEPROM组成，解码电路包括偶象素信 号QE脚、奇象素信号QO脚、时钟信号(ODLCK)脚、场同步控制信号(Hsync) 脚、场同步控制信号(Vsync)、有效数据信号(DE)脚、直流电源5V (VCC5) 脚，所述QE脚、QO脚、ODLCK脚、Hsync脚、Vsync脚、DE脚、VCC5脚 分别与PCI总线电路板的MASTER板相连接。
所述USB接收电路主要由ARM7及其电源电路、程序下载电路组成，USB 接收电路包括POWER-ON脚、SPI_Clk脚、SPI—MOSI脚、SPI—MISO脚， POWER-ON脚、SPI—Clk脚、SPyVtOSI脚、SPI_MISO脚分别与PCI总线电路 板的MASTER板相连接。
所述FPGA控制电路板包括FPGA主控芯片、图像缓存SRAM、配置信息 缓存SRAM、网络接口电路、电源电路，所述FPGA主控芯片分别与图像缓存 SRAM、配置信息缓存SRAM、网络接口电路、电源电路相连接。所述PPGA主控芯片包括QE脚、QO脚、ODLCK脚、DE脚、Vsync脚、 Hsync脚、SPI_Clk脚、SPI—MOSI脚、SPI—MISO脚和SPI_SEL脚，所述QE 脚、QO脚、ODLCK脚、DE脚、Vsync脚、Hsync脚、SPI—Clk脚、SPI_MOSI 脚、SPI—MISO脚和SPI—SEL脚分别与所述SLAVE板相连接；所述PPGA主控 芯片、图像缓存SRAM均包括数据端口 (DA)、地址端口 (AA)、写数据使能 端口 (WE一A)、输出使能端口 (OE—A/)，所述PPGA主控芯片、图像缓存SRAM 的数据端口 (DA)、地址端口 (AA)、写数据使能端口 (WE—A)、输出使能端 口 (OE一A)对应连接；所述PPGA主控芯片、配置信息缓存SRAM均包括数 据端口(DB)、地址端口(AB)、写数据使能端口(WE—B)、输出使能端口(OE—B)， 所述PPGA主控芯片、配置信息缓存SRAM的数据端口 (DB)、地址端口 (AB)、 写数据使能端口 (WE_B)、输出使能端口 (OE_B)对应连接；所述FPGA主控 芯片、网络接口电路均包括有数据输出端口 (T—TXD)、使能端口 (TTXEN)、 时钟端口 (T_TXCLK)，所述FPGA主控芯片、网络接口电路的数据输出端口 (T—TXD)、使能端口 (TTXEN)、时钟端口 (T—TXCLK)对应连接。
所述FPGA主控芯片包括DVI数据接收模块、PLL倍频模块、图像数据和 配置信息处理模块、内部RAM模块、网络接口发送模块，所述图像数据和配置 信息处理模块分别与DVI数据接收模块、SPI数据接收模块、PLL倍频模块、 内部RAM模块、网络接口发送模块以及图像缓存SRAM、配置信息缓存SRAM 相连接，PLL倍频模块同时与DVI数据接收模块、SPI数据接收模块连接，内 部RAM模块同时与网络接口发送模块连接，网络接口发送模块与网络接口电路 连接后与数据分配器组相连接。
本实用新型的工作过程包括以下步骤
(1) 所述个人电脑终端通过DVI接口把图像数据及其控制信号发送到 DVI/USB数据接收电路板，同时，个人电脑终端通过USB接口把配置信息发送 到DVI/USB数据接收电路板；
(2) 所述FPGA控制电路板通过PCI总线电路板与DVI/USB数据接收电 路板进行信号传输，接入从个人电脑终端传来的图像数据及其控制信号以及配 置信息；
(3) 所述DVI数据接收模块在PLL倍频模块的倍频控制下，接收从DVI 接口输入的图像数据及其控制信号，并根据控制信号获取图像数据中的R、 G、 B三原色像素数据并存储到图像缓存SRAM中，所述SPI串并转换模块接收从USB接口输入的串行的配置信息，并将其转换成8位并行、字节处理的数据， SPI数据存储模块根据USB接口输入的配置信息协议处理SPI串并转换模块输 入的数据并存储到配置信息缓存SRAM中；
(4) 所述图像数据和配置信息处理模块根据SPI数据存储模块输入的配置 信息，从图像缓存SRAM中读出配置信息指示的RGB数据，然后根据数据分配 器数据帧协议生成物理层帧数据并存储到内部RAM中；
(5) 所述网络接口发送模块从内部RAM中读出帧数据并发送到网络接口
电路；
(6) 数据分配器组接收网络接口电路传来的帧数据，并经数据缓冲器发送 到LED灯具，控制LED的开关。
所述PLL倍频模块实现图像数据传输时钟的倍频，使DVI数据接收模块在 两个时钟内完成对一个像素点数据的接收并存储到图像缓存SRAM中，其中第 一个时钟接收像素点数据，第二个时钟将像素点数据存储到图像缓存SRAM中。
所述像素数据的控制信号包括PC桌面图像的时钟信号、场同步控制信号、 行同步控制信号、有效数据信号。
所述配置信息包括图像数据的布局信息和截图框信息。
所述FPGA主控芯片程序模块通过VHDL语言(Very High Speed Integrated Circuit Hardware Description Language,超高速集成电路的硬件描述语言)进行 描述。
本实用新型相对于现有技术具有如下的优点及效果
(1) 本实用新型系统以PCI总线为架构，搭载负责不同功能模块的电路板， 满足了本系统的各种功能需求，增强了可扩展性；
(2) 本实用新型系统PCI总线电路板上可以设计有多块PCI插槽，可同对 搭载多个FPGA控制板，实现即插即用，计算机上播放的任何信息可实时地在 LED陈列中显示，满足不同设计方案的需求；满足不同LED陈列规模的需要；
(3) 本实用新型系统根据PCI总线的规范，在设计中分隔控制信号端口和 数据信号端口，实现数据传输的高速率、稳定性和抗干扰性；
(4) 本实用新型系统基于PCI总线，在硬件设计方案上釆用合理的模块分 工模式，主控设备和目标设备可以高效地独立工作，同时可以通过PCI总线协 同工作，大大增强系统的鲁棒性，更适用于大规模的工业生产；
(5) 本实用新型系统的联机控制器与数据分配器组组成串行连接网络，可以减少系统的布线，延伸图像数据传输的距离；
(6)本系统采用全数字化的视频接口DVI，整个信号传输过程中是数字信 号之间的变换，所涉及的只是编码、解码算法，保障极低的误码率，绕开了数 模转换、昂贵的ADC，不仅提高了图像质量，而且进一步降低了电路的复杂度， 成本较低，可以直接接驳后续的数字处理电路。
图1是本实用新型基于PCI总线的LED灯饰视频处理系统的整体结构示意
图2是本实用新型的工作流程框图3是本实用新型DVI/USB数据接收电路板的顶层连接关系图4是FPGA控制电路板的顶层连接关系图5是本实用新型FPGA主控芯片的整体结构示意图6是本实用新型PCI总线电路板结构示意图一；
图7是本实用新型PCI总线电路板结构示意图二。
具体实施方式
下面结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型 的实施方式不限于此。 实施例1
图1所示为本基于PCI总线结构的LED灯饰视频处理系统的整体结构，包 括依次连接的个人电脑终端、联机控制器、数据分配器组、数据缓冲器(差分 接收器)和LED灯具，所述个人电脑终端与联机控制器通过DVI电缆和USB 电缆连接，所述联机控制器与数据分配器组、数据分配器之间通过超五类双绞 线连接，数据分配器与数据缓冲器直接连接，并通过8 口缓冲器输出到LED灯 具。
本实用新型系统中的联机控制器包括DVI/USB数据接收电路板、PCI总线 电路板、FPGA控制电路板，所述DVI/USB数据接收电路板设置有DVI接口、 USB接口，该DVI接口、 USB同时与个人电脑终端的DVI接口、 USB接口对
应连接。
图6、图7所示为PCI总线电路板的结构示意图，本系统的PCI总线电路板的底板中一共有5块PCI插槽以及电源电路，其中图6示出了 MASTER板插槽 及与其相邻连接的前2块SLAVE板插槽(slaveO、slavel)。图7示出了与MASTER 板插槽相邻连接的后2块SLAVE板插槽(slave2、 slave3)，在slavel与slave2 之间设置有4块缓冲器芯片(SN74LVC16245DL)，以对slave2、 slave3产生足 够驱动力的数据信号，图7示出了其中一块缓冲器芯片(SN74LVC16245DL)。
MASTER板插槽上搭建DVI/USB数据接收电路板，SLAVE板插槽上搭建 FPGA控制电路板。所述电源电路接入5V电源，与插槽和缓冲器相应位置连接。
本实用新型系统的FPGA控制电路板包括FPGA主控芯片(EP1C6Q240C8)、 图像缓存SRAM、配置信息缓存SRAM、网络接口电路、电源电路。所述FPGA 主控芯片分别与图像缓存SRAM、配置信息缓存SRAM、阿络接口电路、电源 电路相连接。
图2示出了联机控制器的工作流程框图。FPGA控制电路板通过PCI总线电 路板与DVI/USB数据接收电路板连接，从DVI接口接入从个人电脑终端传来的 图像数据及其控制信号。FPGA主控芯片(EP1C6Q240C8)从DVI接口获取图 像数据中的R、 G、 B三原色的像素数据及PC桌面图像的时钟信号Clk、场同 步控制信号Vsync、行同步控制信号Hsync、有效数据信号DE等控制信号，并 根据接收的控制信号接收有效的图像数据。本系统屏幕分辨率为1024X768，屏 幕刷新率为60Hz，像素位数为24位，为保证图像数据的正确、高速和稳定地读 写，FPGA主控芯片外围采用4块高速存储的图像缓存SRAM，包括SRAM图 像缓存A (512kX16位)、SRAM图像缓存C (512kX16位)、SRAM图像缓存 B (512kX8位)、SRAM图像缓存D (512kX8位)。同时，FPGA主控芯片通 过DVI/USB数据接收电路板的UBS接口接收配置信息，配置信息包括图像数 据的布局信息和截图框信息，并根据USB接口输入的配置信息协议处理后存储 于配置信息缓存SRAM (1024kX8位)。同时，处理后的图像数据和配置信息将 被组成以太网帧通过网络接口电路发送到数据分配器。
图3所示为DVI/USB数据接收电路板的顶层连接关系图，体现了所述PCI 总线结构的功能模块分工，DVI/USB数据接收电路板和FPGA控制电路板通过 PCI插槽相互连接，实现控制信号和数据信号的通信。DVI/USB数据接收电路 板的顶层连接关系包括DVI解码电路(U—TFP101A)、 USB数据接收电路 (UJJSB)、 PCI插槽(JP1)，它们采用不同的电源供电，相互之间的电气关系 完全隔绝。所述DVI解码鬼路主要通过DVI解码芯片及其电源电路、存储EDID数据的EEPROM实现，其偶象素信号QE脚、奇象素信号QO脚分别接PCI插 槽(JP1)的A1 A24、 B26 B49， ODCK脚接A25， DE脚接B52, Vsync、 Hsync 脚分别接A52、 B53， VCC5脚接A62/B62。所述USB接收电路主要通过ARM7 内核的芯片及其电源电路、程序下载电路实现，其SPI一Clk脚接PCI插槽的A53， SPI—MOSI和SPI—MISO脚分别接B54和A54。
图4所示为FPGA控制电路板的顶层连接关系图，其包括FPGA主控芯片
(U—EP1C6)、图像缓存SRAM (U_FrameSRAM—A、 U_FrameSRAM—B)、配置 信息缓存SRAM (U—TableSRAM)、网络接口电路(U_RTL8201CL—TX)、电源 电路(U—MiscPower)、 PCI插槽(JP100)。所述FPGA主控芯片的QE、 QO、 ODCK、 DE、 Vsync、 Hsync、 SPI—Clk、 SPI—MOSI和SPI—MISO脚与PCI插槽 的连接方式同上所述。FPGA主控芯片与图像缓存SRAM连接的脚有数据端口
(DA/DB)、地址端口 (AA/AB)、写数据使能端口 (WE—A/WE_B)、输出使能 端口 (OE—A/OE_B)，与配置信息缓存SRAM的连接方式同上所述。FPGA主控 芯片与网络接口电路连接的脚有数据输出端口 (T—TXD)、使能端口 (TTXEN)、 时钟端口 (T—TXCLK)。
图5示出了 FPGA主控芯片的整体结构，FPGA主控芯片包括DVI数据接 收模±央、PLL倍频模块、图像数据和配置信息处理模块、内部RAM模块、网络 接口发送模块，所述SPI数据接收模块包括相连接的SPI串并转换模块、SPI数 据存储模块。所述图像数据和配置信息处理模块分别与DVI数据接收模块、SPI 数据存储模块、PLL倍频模块、内部RAM模块、网络接口发送模块以及图像缓 存SRAM、配置信息缓存SRAM相连接，PLL倍频模块同时与DVI数据接收模 块、SPI数据接收模块连接，内部RAM模块同时与网络接口发送模块连接，网 络接口发送模块与网络接口电路连接后与数据分配器组相连接。
所述DVI数据接收模块在PLL倍频模块的倍频控制下，接收从DVI接口输 入的图像数据及其控制信号，并根据控制信号获取图像数据中的R、 G、 B三原 色像素数据并存储到图像缓存SRAM中，所述SPI串并转换模块接收从USB接 口输入的串行的配置信息，并将其转换成8位并行、字节处理的数据，SPI数据 存储模块根据USB接口输入的配置信息协议处理SPI串并转换模块输入的数据 并存储到配置信息缓存SRAM中；所述PLL倍频模块实现图像数据及其控制信 号传输时钟的倍频，保证DVI数据接收模块在两个时钟内完成对一个像素点数 据的接收并存储到图像缓存SRAM中，其中第一个时钟接收像素点数据，第二个时钟将像素点数据存储到图像缓存SRAM中；所述图像数据和配置信息处理 模块根据SPII数据存储模块输入的布局信息和截图框信息，从图像缓存SRAM 中读出配置信息指示的RGB数据，然后根据数据分配器数据帧协议生成物理层 帧数据并存储到内部RAM中；所述网络接口发送模块从内部RAM中读出帧数 据发送到网络接口电路。
以上所述模块中，PLL倍频模块和内部RAM模块由Altera公司的QuartusII 软件Mega Wizard Plug-In Manager生成。
本实用新型系统中，FPGA主控芯片采用一片Altera公司的Cyclone系列的 型号为EP1C6Q240的现场可编程门阵列FPGA(Field Programmable Gate Array)。 这一款FPGA供电电源为3.3V和1.5V，可用I/O 口多达185个。数据存储器 (SRAM)为ISSI公司的IS61LV51216、 IS61LV5128、 IS61LV10248。网络接口 芯片采用Realtek公司的RTL8021CL芯片，Realtek RTL8201CL是一个单端口的 物理层收发器，实现了全部的10/100M以太网物理层功能。DVI解码芯片采用 TI公司PaneIBus平板显示产品系列中的一种TMDS信号接收芯片TFP101A， 支持XGA (1024x768@80Hz)，像素时钟最高到86MHz;支持24位真彩色，具 有低噪声和低功耗的特性。基于ARM7内核的芯片采用PHILIPS公司的LPC214x 高性能芯片，其最大特色是内置了 USB2.0全速控制器。
所述FPGA主控芯片的程序实现过程如下
1、 用硬件描述语言VHDL对系统电路进行描述；
2、 用Altera公司的集成电路设计综合软件QuartusII对VHDL描述的硬件 电路进行综合，得到与Altera公司的型号为EP1C6Q240的FPGA相应的网表文 件；
3、 进行布局布线及提取延时信息；
4、 进行时序仿真；
5、 用QuartusII把硬件配置信息下载到上述FPGA (型号EP1C6Q240)上； 如上所述，便可较好地实现本实用新型。
权利要求1、基于PCI总线结构的LED灯饰视频处理系统，其特征在于包括依次连接的个人电脑终端、联机控制器、数据分配器组、数据缓冲器和LED灯具，所述数据分配器组由多个数据分配器串行连接组成，所述联机控制器包括DVI/USB数据接收电路板、PCI总线电路板、FPGA控制电路板，所述DVI/USB数据接收电路板与FPGA控制电路板通过PCI总线电路板相连接。
2、 根据权利要求1所述基于PCI总线结构的LED灯饰视频处理系统，其 特征在于所述DVI/USB数据接收电路板设置有DVI接口、 USB接口，该DVI 接口、 USB同时与个人电脑终端的DVI接口、 USB接口对应连接。
3、 根据权利要求1所述基于PCI总线结构的LED灯饰视频处理系统，其 特征在于所述PCI总线电路板包括MASTER板插槽、SLAVE板插槽以及电 源电路，电源电路与MASTER板插槽、SLAVE板插槽相应连接，MASTER板 插槽上搭建DVI/USB数据接收电路板，SLAVE板插槽上搭建FPGA控制电路板。
4、 根据权利要求3所述基于PCI总线结构的LED灯饰视频处理系统，其 特征在于所述SLAVE板插槽有3块以上，与MASTER板插槽相邻连接的第2 块SLAVE板插槽与第3块SLAVE板插槽之间设置有4块缓冲器芯片，该4块 缓冲器芯片同时与PCI总线电路板的电源电路相连接。
5、 根据权利要求1或3所述基于PCI总线结构的LED灯饰视频处理系统， 其特征在于所述DVI/USB数据接收电路板设置有DVI数据接收电路、USB 数据接收电路，所述DVI数据接收电路、USB数据接收电路分别与PCI总线电 路板的MASTER板插槽相连接。
6、 根据权利要求1所述基于PCI总线结构的LED灯饰视频处理系统，其 特征在于所述FPGA控制电路板包括FPGA主控芯片、图像缓存SRAM、配 置信息缓存SRAM、网络接口电路、电源电路，所述FPGA主控芯片分别与图 像缓存SRAM、配置信息缓存SRAM、网络接口电路、电源电路相连接。
7、 根据权利要求6所述基于PCI总线结构的LED灯饰视频处理系统，其 特征在于FPGA主控芯片包括DVI数据接收模块、PLL倍频模块、图像数据 和配置信息处理模块、内部RAM模块、网络接口发送模块，所述图像数据和配 置信息处理模块分别与DVI数据接收模块、SPI数据接收模块、PLL倍频模块、 内部RAM模块、网络接口发送模块以及图像缓存SRAM、配置信息缓存SRAM相连接，PLL倍频模块同时与DVI数据接收模块、SPI数据接收模块连接，内部RAM模块同时与网络接口发送模块连接，网络接口发送模块与网络接口电路连接后与数据分配器组相连接。
专利摘要本实用新型提供一种基于PCI总线结构的LED灯饰视频处理系统，包括依次连接的个人电脑终端、联机控制器、数据分配器组、数据缓冲器和LED灯具，所述数据分配器组由多个数据分配器串行连接组成，所述联机控制器包括DVI/USB数据接收电路板、PCI总线电路板、FPGA控制电路板，所述DVI/USB数据接收电路板作为目标设备与FPGA控制电路板作为主控设备通过PCI总线电路板相连接。通过该视频处理系统，计算机上播放的任何信息可实时地在LED陈列中显示，该视频处理系统设备即插即用、数据传输速率高、稳定性高、扩展性强、系统的鲁棒性强，而且可同时搭载多个FPGA控制板，满足不同LED陈列规模的需要。
文档编号H05B37/02GK201234381SQ200820051539
公开日2009年5月6日 申请日期2008年7月31日 优先权日2008年7月31日
发明者韬 李, 肖建明, 贺前华, 陈荣研 申请人:华南理工大学