2的栅极扫描信号输出端52G[n]输出栅极扫描信号G[2]。第二级栅极驱动单元电路502的栅极扫描信号输出端52G[n]还连接第三级栅极驱动单元电路503的预充电单元。
[0046]第三级栅极驱动单元电路503的第一时钟信号端53CLK1连接时钟信号线VA，以接收时钟信号CLK。第三级栅极驱动单元电路503的触发信号端53TR连接触发信号线V-synctrigger signal，以接收触发信号。第三级栅极驱动单元电路503的第一传递信号接收端53G[n-l]连接第二级栅极驱动单元电路502的栅极扫描信号输出端52G[n]。第三级栅极驱动单元电路503还可包括电压接收端，以连接低电平电压输出端VSS(图中未示出)。第三级栅极驱动单元电路503的栅极扫描信号输出端53G[n]输出栅极扫描信号G[3]。第三级栅极驱动单元电路503的栅极扫描信号输出端53G[n]还连接第四级栅极驱动单元电路504的预充电单元。
[0047]第四级栅极驱动单元电路504的第一时钟信号端54CLK1连接时钟信号线VA，以接收时钟信号CLK。第四级栅极驱动单元电路504的触发信号端54TR连接触发信号线V-synctrigger signal，以接收触发信号。第四级栅极驱动单元电路504的第一传递信号接收端54G[n-l]连接第三级栅极驱动单元电路503的栅极扫描信号输出端53G[n]。第四级栅极驱动单元电路504还可包括电压接收端，以连接低电平电压输出端VSS(图中未示出)。第四级栅极驱动单元电路504的栅极扫描信号输出端54G[n]输出栅极扫描信号G[4]。第四级栅极驱动单元电路504的栅极扫描信号输出端54G[n]还连接第五级栅极驱动单元电路505的预充电单元。
[0048]第五级栅极驱动单元电路505的第一时钟信号端55CLK1连接时钟信号线VA，以接收时钟信号CLK。第五级栅极驱动单元电路505的触发信号端55TR连接触发信号线V-synctrigger signal，以接收触发信号。第五级栅极驱动单元电路505的第一传递信号接收端55G[n-l]连接第四级栅极驱动单元电路504的栅极扫描信号输出端54G[n]。第五级栅极驱动单元电路505还可包括电压接收端，以连接低电平电压输出端VSS(图中未示出)。第五级栅极驱动单元电路505的栅极扫描信号输出端55G[n]输出栅极扫描信号G[5]。第五级栅极驱动单元电路505的栅极扫描信号输出端55G[n]还连接第六级栅极驱动单元电路(图中未示出)的预充电单元。
[0049]在上述栅极驱动电路中，描述第一级至第五级栅极驱动单元电路的连接关系仅为举例说明，后续栅极驱动单元电路可以循环重复第一级至第五级栅极驱动单元电路的连接关系，在此不再赘述。并且栅极驱动电路的最后一级栅极驱动单元电路还可以包括第一信号接收端STV-Dl，其电性连接末端传递信号输出端，以接收末端传递信号STV-D，其中，末端传递信号输出端输出所述末端传递信号STV-D。
[0050]图3B是图3A的栅极驱动单元电路的时序图。该时序图是通过SPICE(Simulat1nprogram with integrated circuit emphasis，集成电路模拟程序)模拟得到的。图3B中的曲线ISTV表示起始信号输出端输出的起始信号STV的电压变化曲线，图3B中的曲线I V-sync表示触发信号的电压变化曲线，图3B中的曲线Ql、Q2、Q3、Q4、Qn分别表示第一级、第二级、第三级、第四级、第η级栅极驱动单元电路的控制节点Q的电压变化曲线，图3B中的曲线1G1、lG2、lG3、lG4、lGn分别表示第一级、第二级、第三级、第四级、第η级栅极驱动单元电路输出的栅极扫描信号的电压变化曲线。从图3Β的时序图可以看出，当扫描到第三行时，即在第三级栅极驱动单元电路扫描时，栅极驱动电路接收到高电平的触发信号时，当前行(即第三行)至末端行(即第η行)的控制节点Q和栅极扫描信号输出端VG[n]均会被下拉至低电平，当前行至后续的所有栅极线将维持在低电平状态，错误数据无法写入，避免了撕裂的发生。本发明提出的新型栅极驱动电路，配合显卡的垂直同步信号V-synC，T-Con可以生成一个触发信号，利用栅极驱动电路额外增加的同步触发单元50，可以实现当前行至末端行的所有栅极线的强制关闭，避免了错误信号的写入，防止了撕裂现象的发生。而且本发明可以应用于目前主流的60Hz和更低频率的显示装置中，不需要增加额外的成本。
[0051 ] 第二实施例
[0052]图4是本发明第二实施例提供的栅极驱动单元电路的电路图。本实施例与图2的不同之处在于:同步触发单元50包括晶体管T2(第二晶体管)、T3(第三晶体管)。其余部分与图2所示的栅极驱动单元电路是相同的，在此不再赘述。
[0053]其中，晶体管Τ2(第二晶体管)的栅极接收触发信号Triggersignal，晶体管T2(第二晶体管)的第一端电性连接第一电压输出端VGL，晶体管Τ2(第二晶体管)的第二端电性连接用于输出栅极扫描信号VG[n]的栅极扫描信号输出端133。晶体管Τ3的栅极接收触发信号Trigger signal,晶体管T3的第一端电性连接第一电压输出端VGL，晶体管T3的第二端电性连接控制节点Q。
[0054]本实施例中，第一电压输出端(VGL)连接低电平的电压源供应装置，当触发信号Trigger signal变为高电平时，当前行至末端行的控制节点Q和栅极扫描信号输出端133均会被下拉至低电平，当前行至后续的所有栅极线将维持在低电平状态，错误数据无法写入，避免了撕裂的发生。
[0055]第三实施例
[0056]图5是本发明第三实施例提供的栅极驱动单元电路的电路图。本实施例与图2的不同之处在于:同步触发单元50包括晶体管T4(第四晶体管)。其余部分与图2所示的栅极驱动单元电路是相同的，在此不再赘述。
[0057]其中，晶体管Τ4的栅极和第一端接收触发信号Triggersignal，晶体管T4的第二端电性连接至第一节点QB。
[0058]本实施例中，当触发信号Triggersignal变为高电平时，第一节点QB为高电平，下拉稳定单元30导通从而下拉控制节点Q和栅极扫描信号输出端133，以使当前行至末端行的控制节点Q和栅极扫描信号输出端133均会被下拉至低电平，当前行至后续的所有栅极线将维持在低电平状态，错误数据无法写入，避免了撕裂的发生。
[0059]第四实施例
[0060]图6是本发明第四实施例提供的栅极驱动单元电路的电路图。本实施例与图2的不同之处在于:同步触发单元50包括晶体管T5(第五晶体管)、T6(第六晶体管)、T7(第七晶体管)。其余部分与图2所示的栅极驱动单元电路是相同的，在此不再赘述。
[0061 ]其中，晶体管Τ5的栅极和第一端接收触发信号Trigger signal，晶体管T5的第二端电性连接至第一节点QB。晶体管T6的栅极接收触发信号Trigger signal，晶体管T6的第一端电性连接第一电压输出端VGL，晶体管Τ6的第二端电性连接用于输出栅极扫描信号VG[η]的栅极扫描信号输出端133。晶体管Τ7的栅极接收触发信号Trigger signal，晶体管T7的第一端电性连接第一电压输出端VGL，晶体管Τ7的第二端电性连接控制节点Q。
[0062]本实施例中，第一电压输出端(VGL)连接低电平的电压源供应装置，当触发信号Trigger signal变为高电平时，当前行至末端行的控制节点Q和栅极扫描信号输出端133均会被下拉至低电平，当前行至后续的所有栅极线将维持在低电平状态，错误数据无法写入，避免了撕裂的发生。
[0063]需要说明的是，上述第一至第四实施例中，触发信号与起始信号输出端输出的起始信号STV和末端传递信号输出端输出的末端传递信号可以完全独立，触发信号由T-con单独提供。图7是触发信号、起始信号输出端输出的起始信号STV、末端传递信号输出端输出的末端传递信号的时序图，其中，图7中的曲线STV-up、V-sync trigger、STV_down分别表示起始信号输出端输出的起始信号STV、触发信号、末端传递信号输出端输出的末端传递信号的电压变化曲线，从图7可以看出，触发信号、起始信号输出端输出的起始信号STV、末端传递信号输出端输出的末端传递信号相互独立。
[0064]第五实施例
[006