一种低压差线性稳压器的制造方法
【技术领域】
[0001] 本发明属于电源管理技术领域，具体涉及一种低压差线性稳压器(Low Dropout Regulator，LD0)。
【背景技术】
[0002] 低压差线性稳压器具有成本低、输出噪声小、电路结构简单、占用芯片面积小和低 功耗等优点，已成为电源管理芯片中的一类重要电路。
[0003] LD0的本质是利用带隙基准产生的稳定电压和负反馈控制环路得到一个基本不随 环境变化的输出电压。现有的典型的LD0如图1所示，具体包括:调整管MP1、误差放大器EA、 电阻反馈网络、负载电阻RL，负载电容CL。其基本工作原理为：电阻反馈网络产生反馈电压， 误差放大器将反馈电压和基准电压之间的误差小信号进行放大，再经调整管放大输出，由 此形成负反馈，保证了输出电压的稳定，由于误差放大器将基准电压Vref嵌位到误差放大 器的R1和R2的连接点，所以输出电压有Vout = (l+Rl/R2)Vref。
[0004] 在目前的极大多数应用中，常采用LD0与DC-DC变换器串联使用的架构，既是LD0的 电源由前级DC-DC变换器的输出电压提供。现阶段目前大多数DC-DC转换器的工作频率在 1 OOKHz~10MHz之间，在使用该电压对LD0进行供电时，LD0的输入电压上也会有一个1 OOKHz ~10MHz频率范围内的纹波，为了抑制LD0输出端电压受输入电源纹波的影响，通常要求LD0 在100ΚΗz~10MHz频率范围内具有良好的电源纹波抑制能力比，也即是电源抑制比（Power Supply Rejection Ratio，PSRR)，该值越小说明LD0输出电压受电源纹波的影响越小。虽然 在低频下通过提升LD0的环路增益可以改善PSRR，在高频下由于环路增益的随频率下降使 得这一方案在提升高频PSRR是不再适用。文献"C.Zhan and W.H.Ki，"Output-capacitor-free adaptively biased low-dropout regulator for system-on-chips，''IEEE Trans ·Circuits Syst · I，Reg.Papers，vol · 57，no · 5，pp · 1017-1028，May · 2010 ·" 中米用自 适应偏置的方式来实现高的PSRR，然而该设计在重载下的低效率限制了该结构的使用。
【发明内容】
[0005] 本发明的目的是为了解决现有的低压差线性稳压器存在的上述问题，提出了一种 具有前馈噪声抑制电路(Feedforward Noise Rejection Circuit，FNRC)的低压差线性稳 压器，旨在提升LD0高频PSRR性能。
[0006] 本发明的技术方案为:一种低压差线性稳压器，包括前馈噪声抑制电路、误差放大 器、求和电路、调整管MP、第一电阻Rfl、第二电阻Rf2和第一电容Cf;
[0007] 所述误差放大器由第一 NM0S管MN1、第二NM0S管MN2、第三NM0S管MN3、第四NM0S管 MN4、第一 PM0S 管 MP1、第二 PM0S 管 MP2、第三 PM0S 管 MP3、第四 PM0S 管 MP4、第五 PM0S 管 MP5、第 六PM0S管MP6、第三电阻R1、第二电容C1、第一电流源II、第二电流源12和第三电流源13;其 中，第二电流源的输入端和第三电流源13的输入端接电源;第一 PM0S管MP1的源极接第三电 流源13的输出端，第一 PM0S管MP 1的栅极接偏置电压，第一PM0S管MP 1的漏极接地;第二PM0S 管MP2的源极接第二电流源12的输出端，第二PMOS管MP2的栅极接反馈电压，第二PMOS管MP2 的漏极接地;第三PM0S管MP3的源极接电源，其栅极接第四PM0S管MP4的漏极;第四PM0S管 MP4的源极接电源，其栅极与漏极互连；第一匪0S管MN1的漏极和栅极互连，其漏极接第三 PMOS管MP3的漏极，第一匪0S管丽1的源极接地;第三NM0S管丽3的漏极接第四PMOS管MP4的 漏极，第三W0S管MN3的栅极接第二电流源12的输出端，第三W0S管丽3的源极接第一电流 源II的输入端;第五PMOS管MP5的源极接电源，其栅极和漏极互连;第四NM0S管MN4的漏极接 第五PMOS管MP5的漏极，第四NM0S管MN4的栅极接第三电流源13的输出端，第四NM0S管MN4的 源极接第一电流源11的输入端;第一电流源11的输出端接地;第六PMOS管MP6的源极接电 源，其栅极接第五PMOS管MP5的漏极;第二匪0S管丽2的漏极接第六PMOS管MP6的漏极，第二 匪0S管丽2的栅极接第三PMOS管MP3的漏极，第二匪0S管丽2的源极接地;第六PMOS管MP6和 第二NM0S管MN2的连接点依次通过第三电阻R1和第二电容C1后接地；
[0008] 所述求和电路由第七PM0S管MP7、第八PM0S管MP8、第九PM0S管MP9、第五NM0S管MN5 和第四电阻R3构成;其中，第七PM0S管MP7的源极通过第四电阻R3后接电源，第七PM0S管MP7 的栅极与漏极互连；第八PM0S管MP8的源极接电源，其栅极接第九PM0S管MP9的漏极；第九 PM0S管MP9的源极接电源，其栅极与漏极互连;第五NM0S管MN5的漏极接第七PM0S管MP7的漏 极和第八PM0S管MP8的漏极;第五NM0S管MN5的栅极接第六PM0S管MP6漏极与第二NM0S管MN2 漏极的连接点，第五NM0S管MN5的源极接地；
[0009] 所述前馈噪声抑制电路由第十PM0S管MP10、第^^一PM0S管MP11、第六NM0S管MN6、 第七NM0S管丽7、第八NM0S管丽8、第五电阻R2、第六电阻R4、第三电容C2、第四电容C4、第四 电流源14和第五电流源15构成;其中，第四电流源14和第五电流源15的输入端接电源;第三 电容C2的一端接第四电流源14的输出端，第三电容C2的另一端接第五电流源5的输出端;第 五电阻R2与第三电容C2并联;第十PM0S管MP10的源极接第四电流源14的输出端，第十PM0S 管MP10的栅极接偏置电压；第七匪0S管MN7的漏极接第十PMOS管MP10的漏极，第七匪0S管 MN7的栅极和漏极互连，第七匪0S管MN7的源极接地；第六NM0S管MN6的漏极接第九PM0S管 MP9的漏极，第六NM0S管MN6的栅极接第十PM0S管MP 10的漏极，第六NM0S管MN6的源极接地； 第^^一PM0S管MP11的的源极接第五电流源15的输出端，第^^一PM0S管MP11的栅极通过第六 电阻R4后接偏置电压；
[0010]调整管MP的源极接电源，其栅极接第七PM0S管MP7的漏极，调整管MP的漏极依次通 过第一电阻Rfl和第二电阻Rf2后接地，第一电容Cf与第一电阻Rfl并联;调整管MP漏极与第 一电阻Rf 1和第一电容Cf的连接点作为输出端。
[0011] 本发明的有益效果为，与现有的LD0相比，加入了前馈噪声消除电路，FNRC电路将 高频的输入电压Vin的纹波采集并通过求和电路叠加在误差放大器(EA)的输出上控制调整 管，有效地将高频下的输入电压纹波消除，使得系统在高频下的PSRR得到较大的提升。
【附图说明】
[0012] 图1现有的LD0电路的拓扑结构图；
[0013]图2本发明提出的集成有FNRC电路的LD0电路拓扑结构图；
[0014] 图3本发明中的LD0的电路结构示意图；
[0015] 图4本发明中的LD0误差放大器PSRR分析小信号图；
[0016] 图5本发明中的LD0在不同负载的开环增益及相位裕度仿真图；
[0017] 图6带有FNRC及不带有FNRC的LD0的PSRR性能仿真对比图；
[0018]图7本发明中的LD0在不同负载下的PSRR性能仿真对比图。
【具体实施方式】
[0019]下面结合附图，详细描述本发明的技术方案：
[0020] 本发明提出的具有前馈噪声抑制电路的高电源抑制性能低压差线性稳压器的系 统拓扑结构图如图2所示由4部分组成，前馈噪声抑制电路(FNRC)、求和电路(Summing)、误 差放大器(EA)以及LD0功率调整输出级;FNRC模块由高通滤波器以及跨导放大器组成，高通 滤波器的电容端与Vin相连，电阻端和外接基准电压Vref相连，输出端与跨导放大器的正向 输入端相连，跨到放大器的负向输入端与Vref相连，FNRC模块的输出送至求和模块;EA的正 向输入端接基准电压Vref，EA的输出送至求和模块，求和模块将FNRC模块的输出和EA的输 出进行求和运算后输出到调整管的栅端，调整管的源端接外部输入电压Vin，漏端作为LD0 的输出电压Vout，第一电阻与第一电容并联连接，一端接输出电压Vout另一端与第二电阻 相连，第二电阻的另一端接地，第一与第二电阻连接点作为EA的负向输入端。
[0021] 如在图中标识，在发明设计系统中若输入电压Vin存在纹波信息vin(s)(如图中标 识的尖峰信息）超出了滤波器的禁带就被FNRC检测到，通过跨导放大器进行调制之后在求 和电路中和误差放大器的输出信号进行叠加，通过合理设置参数可以使得该纹波信息vin (s)传递到调整管MP的栅极，进而达到了提升LD0系统高频PSRR特性的设计目的。
[0022] FNRC和求和电路是本发明LD0系统的关键所在，如图3电路全图所示，FNRC包括 PM0S 管 MPKKMP11 和 NM0S 管 MN6、MN7、MN8 以及电阻 R2、R4 以及电容 C2、C4;其中 MP10 和 MP11 为 FNRC的输入对管，MP10的栅极接外部基准电压Vref，MPll的栅极接由C4和R4组成的高通滤 波器的输出端即C4和R4的中间，C4的正相端接输入电压Vin，R4的另一端接外部基准电压 Vref，MP10和MP11的源端分别接偏置电流14和I5，MP11的漏端接栅漏短接的NM0S管MN8,丽8 的源端接地，MP10的漏端接MN7的栅端和漏端，丽6的栅端和丽7的栅端相连，丽6和丽7的源 端均接地，MN6和MN7形成电流镜连接关系，MN6的漏端作为FNRC模块的偏置电流调制输出， 电阻R2和电