闪存译码电路测试方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及一种闪存译码电路测试方法。
【背景技术】
[0002]集成电路产品主要可分为三大类型:逻辑、存储器和模拟电路。其中存储器包括例如随机存储器(RAM)、动态随机存储器(DRAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、快闪存储器(FLASH，简称闪存)和铁电存储器(FRAM)等。存储器中，闪存的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。各种各样的闪存中，可以分为两种类型:叠栅器件和分栅器件，叠栅器件的存储单元具有浮栅和控制栅等结构。
[0003]将译码器与其闪存存储单元集成后，需要对闪存存储单元和译码器的组合译码电路进行充分和可靠测试。然而，现有测试方法无法对具有镜像存储单元结构的译码电路进行全面有效的测试。
【发明内容】
[0004]本发明解决的问题是提供一种新的闪存译码电路测试方法，从而对具有镜像存储单元结构的译码电路进行全面有效的测试。
[0005]为解决上述问题，本发明提供一种闪存译码电路测试方法，闪存译码电路包括:呈m行η列阵列排布的存储单元，其中m和η为正偶数；同一列中，从第一个所述存储单元开始，每相邻两个所述存储单元为一个镜像对称结构，一个所述镜像对称结构的两个所述存储单元连接同一条字线；每个所述存储单元都连接其所在行的行译码器和其所在列的列译码器；闪存译码电路测试方法包括:将m行η列所述存储单元全部划分为呈2sRs列阵列，在划分过程中，每次划分出的阵列都为剩余所述存储单元能够划分出的最大28行8列阵列;对每个28行8列阵列都进行测试，从第一列所述存储单元开始至第s列所述存储单元，按以下次序对相应的所述行译码器和所述列译码器进行测试:对第k列第2k-l行所在存储单元对应的所述行译码器和所述列译码器进行测试;对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试;其中，s为正整数，2s小于等于m且2s小于等于n，k为I至s的整数。
[0006]可选的，在对第k列第2k_l行所在存储单元对应的所述行译码器和所述列译码器进行测试包括:对第k列第2k-l行所在存储单元写入“O;对第k列第2k-l行所在存储单元进行读出操作；在对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试包括:对第k列第2k行所在存储单元写入“O”；对第k列第2k行所在存储单元进行读出操作。
[0007]可选的，对第k列第2k_l行所在存储单元写入“O”的过程包括:对第k列第2k_l行所在存储单元所连接的控制栅线加第一控制电压;对第k列第2k行所在存储单元所连接的控制栅线加第二控制电压;所述第一控制电压大于所述第二控制电压;对第k列第2k-l行所在存储单元所连接的位线加第一位线电压;对第k列第2k行所在存储单元所连接的位线加第二位线电压;所述第一位线电压大于所述第二位线电压;对所述字线加第一字线电压。
[0008]可选的，所述第一控制电压为7V?1V，所述第二控制电压为5V?7V，所述第一位线电压为4V?7V，所述第二位线电压为0V，所述第一字线电压为2V?4V。
[0009]可选的，对第k列第2k行所在存储单元写入“O”的过程包括:对第k列第2k_l行所在存储单元所连接的控制栅线加第三控制电压;对第k列第2k行所在存储单元所连接的控制栅线加第四控制电压;所述第三控制电压小于所述第四控制电压;对第k列第2k-l行所在存储单元所连接的位线加第三位线电压;对第k列第2k行所在存储单元所连接的位线加第四位线电压;所述第三位线电压小于所述第四位线电压;对所述字线加第二字线电压。
[0010]可选的，所述第三控制电压为5V?7V，所述第四控制电压为7V?1V，所述第一位线电压为0V，所述第二位线电压为4V?7V，所述第二字线电压为2V?4V。
[0011]可选的，对第k列第2k_l行所在存储单元进行读出操作的过程包括:对第k列第2k-1行所在存储单元所连接的控制栅线加第五控制电压;对第k列第2k行所在存储单元所连接的控制栅线加第六控制电压;所述第五控制电压小于所述第六控制电压;对第k列第2k-l行所在存储单元所连接的位线加第五位线电压;对第k列第2k行所在存储单元所连接的位线加第六位线电压;所述第五位线电压小于所述第六位线电压;对所述字线加第三字线电压。
[0012]可选的，所述第五控制电压为OV，所述第六控制电压为4V?7V，所述第五位线电压为OV，所述第六位线电压为0.5V?2V，所述第三字线电压为3V?6V。
[0013]可选的，对第k列第2k行所在存储单元进行读出操作的过程包括:对第k列第2k_l行所在存储单元所连接的控制栅线加第七控制电压;对第k列第2k行所在存储单元所连接的控制栅线加第八控制电压;所述第七控制电压大于所述第八控制电压;对第k列第2k-l行所在存储单元所连接的位线加第七位线电压;对第k列第2k行所在存储单元所连接的位线加第八位线电压;所述第七位线电压大于所述第八位线电压;对所述字线加第四字线电压。
[0014]可选的，所述第七控制电压为4V?7V，所述第八控制电压为0V，所述第七位线电压为0.5V?2V，所述第八位线电压为OV，所述第四字线电压为3V?6V。
[0015]与现有技术相比，本发明的技术方案具有以下优点:
[0016]本发明的技术方案中，将m行η列所述存储单元全部划分为呈28行8列阵列，在划分过程中，每次划分出的阵列都为剩余所述存储单元能够划分出的最大28行8列阵列;然后，对每个28行8列阵列都进行测试，从第一列所述存储单元开始至第s列所述存储单元，按以下次序对相应的所述行译码器和所述列译码器进行测试:对第k列第2k-l行所在存储单元对应的所述行译码器和所述列译码器进行测试;对第k列第2k行所在存储单元对应的所述行译码器和所述列译码器进行测试;其中，s为正整数，2s小于等于m且2s小于等于η，kSl至s的整数。采用上述测试方法，能够对具有镜像存储单元结构的译码电路进行全面有效的测试。
【附图说明】
[0017]图1是现有闪存译码电路测试方法对应测试图案示意图；
[0018]图2是闪存存储单元具有镜像对称结构时的俯视结构示意图；
[0019]图3是图2所示闪存存储单元阵列对应的电路结构示意图；
[0020]图4是本发明实施例提供的闪存译码电路测试方法对应测试图案示意图。
【具体实施方式】
[0021]现有闪存存储单元通常是以阵列方式一一排布，如图1所示，各行与各列中的每一个点代表一个闪存存储单元，这种结构可以通过测试整个闪存存储单元阵列对角线所示的一条对角线被编程时，即一种数据图型被输入和读取，并且此后整个存储器被读取时，X译码器(行译码器)和Y译码器(列译码器)的正确功能都被全部测试。
[0022]当闪存存储单元结构是一种镜像对称结构(亦即上述镜像存储单元结构)时，现有的对角线测试方法不能够有效地扫描测试全部行和列的译码器。
[0023]具体的，如图2和图3所示，当闪存存储单元具有镜像对称结构时，同一行中，每上下相邻两个存储单元组成一个镜像对称结构，即第一列第一个存储单元和第二个存储单元为一个镜像对称结构，第三个存储单元和第四个存储单元为一个镜像对称结构，其它存储单元以此类推。其它列存储单元与第一列存储单元的结构类似。存储单元阵列中包括有多条控制栅线、多条位线和多条字线。每一行的所述存储单元的栅极连接在一条控制栅线上。但是，对于存储单元具有镜像对称结构时，同一列中相邻两行的所述存储单元连接在同一条字线，所述字线用于控制是否对所述存储单元进行读取。而且，同一列的所述存储单元中，全部镜像对称结构的第一个存储单元的源极连接在一条位线，全部镜像对称结构的第二个存储单元的源极连接在二条位线。
[0024]这种情况下，如果采用图1所示的测试方法，则其对角线地址译码方式是(X0，YO)、(父1，￥1)、(乂2，￥2)和03，￥3)等，以此一直延伸下去。其中41代表的是存储单元在整个阵列中的行坐标，i所对应的整数即为存储单元所在行数减去I得到的整数，同样的，Yj代表的是存储单元在整个阵列中的列坐标，j所对应的整数即为存储单元所在列数减去I得到的整数。
[0025]图2标注出两个存储单元，分别为存储单元Cl和存储单元C2。存储单元Cl对应的行地址线为XO，对应的列地址线为YO，存储单元C2对应的行地址线为XI，对应的列地址线也为Y0。结合图2和图3可知，存储单元Cl的源极连接位线BLO，存储单元C2的源极连接位线BLl。存储单元Cl和存储单元C2的漏极都连接至字线WL0。存储单元Cl的栅极和第一行其它所述存储单