半导体封装件及其形成方法
【专利说明】半导体封装件及其形成方法
[0001]优先权声明和交叉引用
[0002]本申请是于2015年4月24日提交的名称为“Semiconductor Packages andMethods of Forming the Same”的共同拥有的美国专利申请第14/696，198号的部分连续申请。本申请也要求于2014年12月3日提交的名称为“Semiconductor Packages andMethods of Forming the Same”的美国临时专利申请第62/087，167号的优先权，其全部内容结合于此作为参考。
技术领域
[0003]本发明实施例涉及半导体封装件及其形成方法。
【背景技术】
[0004]半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过以下步骤来制造半导体器件:在半导体衬底上方相继沉积绝缘或介电层、导电层和半导体材料层；以及使用光刻来图案化各个材料层，以在各个材料层上形成电路组件和元件。通常，在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线锯切集成电路来分割单个的管芯。然后，以多芯片模式或以其他封装类型来单独地封装单独的管芯。
[0005]由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体产业已经经历了快速的发展。在很大程度上，集成度的这种提高源自于最小部件尺寸的不断减小(例如，将半导体工艺节点向着亚20nm节点减小)，这允许更多的组件集成在给定区域内。由于近来对小型化、更高的速度和更大的带宽以及较低的功耗和延迟的需求的产生，产生了对用于半导体管芯的更小和更富创造性的封装技术。
[0006]随着半导体技术的进一步发展，已经出现了堆叠式半导体器件(例如，三维集成电路(3DIC))，以作为进一步减小半导体器件的物理尺寸的有效可选方式。在堆叠式半导体器件中，在不同的半导体晶圆上制造诸如逻辑电路、存储器电路、处理器电路等的有源电路。两个或更多的半导体晶圆可安装或堆叠在另一个的顶部上以进一步降低半导体器件的形状因数。叠层封装(POP)器件是一种3DIC，其中，封装管芯并且然后将管芯与其他封装的管芯或多个管芯封装在一起。
【发明内容】
[0007]根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括:在载体衬底上形成第一层；在所述第一层中形成第一开口 ；沿着所述第一层的顶面、所述第一开口的侧壁和所述第一开口的底部形成一个或多个晶种层；在所述一个或多个晶种层上形成通孔，所述通孔延伸至所述第一开口内；在所述第一层上方放置半导体管芯；邻近所述通孔和所述半导体管芯的侧壁形成模塑料；去除所述载体衬底；去除所述一个或多个晶种层的至少部分以暴露出所述通孔的顶部；以及去除所述第一层的部分以暴露出所述通孔的侧壁的部分。
[0008]根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，所述方法包括:在衬底上方形成第一介电层；在所述第一介电层上方形成一个或多个晶种层；在所述一个或多个晶种层上方形成通孔，所述一个或多个晶种层和所述通孔延伸穿过所述第一介电层；在所述第一介电层上方放置集成电路管芯；在所述集成电路管芯和所述通孔之间形成密封剂；去除所述衬底；以及去除所述一个或多个晶种层的部分和所述第一介电层的部分以暴露出所述通孔的侧壁的部分。
[0009]根据本发明的又一些实施例，还提供了一种半导体器件，包括:第一介电层；集成电路，位于所述第一介电层上；通孔，围绕所述集成电路；以及密封剂，位于所述第一介电层上并且插入在所述集成电路和所述通孔之间；其中，所述通孔的部分从所述第一介电层突出。
【附图说明】
[0010]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0011]图1至图16是根据一些实施例的用于形成半导体器件的各个中间步骤的截面图。
[0012]图17A至图17C示出了根据一些实施例的用于通孔的开口轮廓的截面图。
[0013]图18至图31是根据一些实施例的用于形成半导体器件的各个中间步骤的截面图。
[0014]图32至图34是根据一些实施例的形成半导体器件的各个中间步骤的截面图。
【具体实施方式】
[0015]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0016]而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
[0017]将结合具体的环境中的实施例进行描述实施例，即，三维(3D)集成扇出(InFO)叠层封装(PoP)器件。然而，其他实施例也可以应用于其他电连接部件，包括，但不限于，叠层封装组件、管芯至管芯组件、晶圆至晶圆组件、管芯至衬底组件、组装中封装、处理中衬底、中介板、衬底等或者安装输入部件、板、芯片或其他部件，或用于连接封装或安装的任何类型的集成电路或电子部件的组合。
[0018]图1至图16示出了根据一些实施例的在形成半导体封装件中的中间步骤的截面图。图1是载体衬底40的截面图。例如，载体衬底40包括基于硅的材料(诸如硅晶圆、玻璃或氧化硅)或其他材料(诸如氧化铝)、陶瓷材料、这些材料的任意组合等。在一些实施例中，载体衬底40是平坦的以适应进一步的处理。在一些实施例中，载体衬底40可以是晶圆，在晶圆上形成多个封装件结构。载体衬底40可以是为载体衬底40上方的层提供(在制造工艺的中间操作期间)机械支撑的任何合适的衬底。
[0019]图2是根据一些实施例的载体衬底40上的释放层42的截面图。释放层42可以由聚合物基材料形成，释放层42可以与载体衬底40 —起从在随后步骤中将形成的上面的结构。在一些实施例中，释放层42是诸如光热转换(LTHC)释放涂层的环氧化物基热释放材料，该材料在被加热时失去其粘性。在其他实施例中，释放层42可以是紫外(UV)胶，当紫外(UV)胶暴露于UV光时，失去其粘性。释放层42可以作为液体进行分配并且被固化，释放层42可以是层压在载体衬底40上的层压膜等。
[0020]图3是根据一些实施例的释放层42上的第一图案化层44的截面图。如将在下文进行详细的讨论，第一图案化层44被图案化为具有开口，在后续工艺中形成的通孔将在开口中延伸。第一图案化层44可以是聚合物(诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等)、氮化物(诸如氮化硅等)、氧化物(诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)或它们的组合等)等并且可以通过例如旋涂、层压、化学汽相沉积(CVD)等形成。在一些实施例中，第一图案化层44是光刻胶材料并且通过暴露于穿过图案化掩模的光而被图案化，从而在光刻胶材料中产生第一开口 47。
[0021]图4是根据一些实施例的随后在释放层42的部分和第一图案化层44上方形成的通孔的晶种层46的截面图。可以在第一图案化层44上方和在第一图案化层44中形成的第一开口 47中形成晶种层46 ο在一些实施例中，晶种层46是金属层，其可以是单层或包括由不同材料形成的多个子层的复合层。晶种层46可由铜、钛、镍、金或它们的组合等制成。在一些实施例中，晶种层46包括钛层和位于钛层上方的铜层。例如，可以使用物理汽相沉积(PVD)、化学汽相沉积(CVD)、原子层沉积(ALD)、它们的组合等形成晶种层46。晶种层46可以包括一层或多层。
[0022]如将在下面详细地讨论，利用晶种层46形成通孔，在形成通孔之后，可以去除晶种层46的部分以形成凹槽。晶种层46的厚度，或者如果利用复合晶种层，复合晶种层的一层或多层，可以用于控制从第一图案化层44的底面至通孔50的凹槽深度(见图6)。相应地，可以选择晶种层46的厚度和材料以帮助控制凹槽。例如，在一些实施例中，晶种层46可以包括钛层和上面的铜层。在该实施例中，可以选择性地去除钛层，从而产生凹槽并且暴露出铜层。在一些实施例中，第一晶种层(例如，钛层)的厚度为约0.01 μ m至约5 μ m，并且第二晶种层(例如，铜层)的厚度为约0.01 μm至约5 μm。在其他实施例中，可以利用其他材料。
[0023]图5是根据一些实施例的位于晶种层46上方的第二图案化层48的截面图，第二图案化层