数据移位的制作方法
【技术领域】
[0001]本发明大体上涉及半导体存储器及方法，且更特定来说，本发明涉及与执行数据移位相关的设备及方法。
【背景技术】
[0002]存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含易失性存储器及非易失性存储器。易失性存储器可需要电力来维持其数据(例如主机数据、错误数据等等)，且尤其包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及晶闸管随机存取存储器(TRAM)。非易失性存储器可在断电时通过保存已存储的数据而提供持久性数据，且可尤其包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)(例如自旋力矩转移随机存取存储器(STT RAM))。
[0003]电子系统通常包含若干处理资源(例如一或多个处理器)，其可检索及执行指令且将所执行的指令的结果存储到合适位置。处理器可包括若干功能单元(例如(举例来说)算术逻辑单元(ALU)电路、浮点单元(FPU)电路及/或组合逻辑块)，其通过对数据(例如一或多个操作数)执行例如与(AND)、或(OR)、非(NOT)、与非(NAND)、或非(NOR)及异或(XOR)逻辑运算而执行指令。举例来说，功能单元电路可用以对操作数执行例如加、减、乘及/或除的算术运算。
[0004]电子系统中的若干组件可涉及:将指令提供到功能单元电路进行执行。可(例如)由处理资源(例如控制器及/或主机处理器)产生指令。数据(例如将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。指令及/或数据可从存储器阵列检索且在功能单元电路开始对数据执行指令之前被定序及/或缓冲。此外，由于可在一或多个时钟周期中通过功能单元电路而执行不同类型的运算，所以也可定序及/或缓冲指令及/或数据的中间结果。
[0005]在许多实例中，处理资源(例如处理器及/或相关联的功能单元电路)可位于存储器阵列的外部，且数据经由总线在处理资源与存储器阵列之间存取以执行一组指令。通常，存储器阵列自身具有有限能力及功能。例如，大多数存储器阵列存储待执行的指令及/或待运算的数据。此类存储器阵列可包含用于感测存储器单元及/或刷新存储于其内的数据的电路。
【附图说明】
[0006]图1为根据本发明的若干实施例的呈包含存储器装置的计算系统的形式的设备的框图。
[0007]图2说明根据本发明的若干实施例的经配置以执行数据移位的存储器阵列的一部分的示意图。
[0008]图3说明根据本发明的若干实施例的经配置以执行数据移位的存储器阵列的一部分的示意图。
[0009]图4说明根据本发明的若干实施例的经配置以执行数据移位的存储器阵列的一部分的示意图。
[0010]图5说明根据本发明的若干实施例的感测电路的一部分的示意图。
【具体实施方式】
[0011]本发明包含与数据移位相关的设备及方法。实例设备包括:第一存储器单元，其耦合到阵列的第一感测线;第一隔离装置，其位于所述第一存储器单元与对应于所述第一存储器单元的第一感测电路之间；及第二隔离装置，其位于所述第一存储器单元与对应于第二感测线的第二感测电路之间。所述第一隔离装置及所述第二隔离装置经操作以在所述阵列中使数据移位而未经由所述阵列的输入/输出线转移所述数据。
[0012]本发明的若干实施例可通过提供在阵列内使数据移位(例如，从一个存储器单元到另一存储器单元)而未经由阵列的输入/输出线(例如局部及/或全局输入/输出线)转移数据(例如，到外部处理资源)的能力而提供与存储器阵列相关联的改进功能。作为实例，本发明的实施例可提供在阵列中使数据移位(例如，沿所选择的存取线)，使得存储于特定存储器单元中的数据可(例如向右或向左)转移到耦合到所述所选择的存取线的相邻存储器单元，且存储于所述特定存储器单元中的数据值可用从不同存储器单元移位的数据值替换。根据本文所描述的实施例，在阵列内使数据移位可用于各种处理任务且可提供相比于先前数据移位方法(例如，其中数据可从阵列转移出，被移位，且接着被转回到阵列中)的显著时间节省。
[0013]在先前方法中，执行数据移位可已包含:将数据从阵列及感测电路(例如，经由包括输入/输出(I/o)线的总线)转移到处理资源(例如处理器、微处理器及/或计算引擎)，所述处理资源可包括经配置以执行适当移位(例如，与各种逻辑运算相关联)的ALU电路及/或其它功能单元电路。然而，将数据从存储器阵列及感测电路转移到此处理资源可涉及大量电力消耗。即使所述处理资源位于与所述存储器阵列相同的芯片上，但在将数据从所述阵列移出到所述处理资源时会消耗大量电力，这可涉及:执行感测线地址存取(例如，触发列解码信号)以便将数据从感测线转移到I/O线(例如局部I/O线)上;将所述数据移动到阵列外围设备;及将所述数据提供到所述处理资源。
[0014]此外，处理资源(例如计算引擎)的电路可能不符合与存储器阵列相关联的间距规贝1J。举例来说，存储器阵列的单元可具有4F2或6F2的单元大小，其中为对应于单元的特征大小。因而，与先前系统的ALU电路相关联的装置(例如逻辑门)可能无法与存储器单元有间距地形成，这可影响(例如)芯片大小及/或存储器密度。本发明的若干实施例包含隔离装置及相关的感测电路，其与阵列的存储器单元有间距地形成且能够经操作以执行数据移位，如下文进一步所描述。如本文所使用，隔离装置是指能够选择性地提供至少一对节点(例如端子)之间的电隔离的装置，例如晶体管及/或二极管。
[0015]在本发明的以下详细描述中，参考构成本发明的部分的附图，且附图中以说明方式展示可如何实践本发明的一或多个实施例。足够详细地描述这些实施例以使所属领域的一般技术人员能够实践本发明的所述实施例，且应理解，可利用其它实施例，且可在不脱离本发明的范围的情况下作出过程改变、电改变及/或结构改变。如本文所使用，尤其相对于图式中的参考数字的指定符“N”指示:可包含所指定的特定特征的数目。如本文所使用，“若干”特定事物可指此类事物中的一或多者(例如，若干存储器阵列可指一或多个存储器阵列)。
[0016]本文的图式遵循编号惯例，其中首位或前几位数字对应于图式编号且剩余数字识别图式中的元件或组件。可通过使用类似数字来识别不同图式之间的类似元件或组件。举例来说，204可指图2中的元件“04”，且类似元件可指代图3中的304。应了解，本文的各种实施例中所展示的元件可经添加、交换及/或消除以便提供本发明的若干额外实施例。另外，应了解，希望图式中所提供的元件的比例及相对尺度说明本发明的某些实施例，且不应被视为限制意义。
[0017]图1为根据本发明的若干实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文所使用，存储器装置120、存储器阵列130及/或感测电路150也可被单独视为“设备”。
[0018]系统100包含耦合到存储器装置120的主机110，存储器装置120包含存储器阵列130。主机110可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储卡读取器，以及各种其它类型的主机。主机110可包含系统母板及/或背板且可包含若干处理资源(例如一或多个处理器、微处理器或某一其它类型的控制电路)。系统100可包含单独集成电路，或主机110及存储器装置120两者可位于相同集成电路上。系统100可为(例如)服务器系统及/或高性能计算(HPC)系统及/或其部分。尽管图1中所展示的实例说明具有冯.诺依曼(Von Neumann)架构的系统，但本发明的实施例可实施于可不包含通常与冯.诺依曼架构相关联的一或多个组件(例如CPU、ALU等等)的非冯.诺依曼架构(例如图灵机(Turing machine))中。
[0019]为清楚起见，系统100已经简化以聚焦于与本发明特别相关的特征。存储器阵列130可为(例如)DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置于由存取线(其在本文中可指代字线或选择线)耦合的行及由感测线(其在本文中可指代数字线或数据线)耦合的列中的存储器单元。尽管图1中展示单个阵列130，但实施例不限于此。例如，存储器装置120可包含若干阵列130(例如，若干存储器库及/或DRAM单元的子阵列)。结合图2、3及4来描述实例DRAM阵列。
[0020]存储器装置120包含地址电路162以通过I/O电路164来锁存通过I/O总线156(例如数据总线)提供的地址信号。由行解码器146及列解码器166接收及解码地址信号以存取存储器阵列130。可通过使用感测电路150来感测感测线上的电压及/或电流改变而从存储器阵列130读取数据。感测电路150可读取及锁存来自存储器阵列130的一页(例如行)数据。I/O电路164可通过I/O总线156而与主机110双向数据通信。写入电路148用以将数据写入到存储器阵列130。
[0021]控制器140解码由控制总线154从主机110提供的信号。这些信号可包含芯片启用信号、写入启用信号及地址锁存信号，其用以控制对存储器阵列130执行的操作(其包含数据读取、数据写入及数据擦除操作)。在各种实施例中，控制器140负责执行来自主机110的指令。控制器140可为包括硬件、软件及/或固件的状态机、定序器或某一其它类型的控制器。
[0022]控制器140包含移位控制器170，其可控制提供到(例如)与执行数据移位(如本文进一步所描述)相关联的隔离装置的信号。举例来说，移位控制器170可控制在阵列中(例如向右或向左)使数据移位(例如沿阵列中的所选择的存取线)。
[0023]下文结合图2、3、4及5来进一步描述感测电路150的实例。例如，在若干实施例中，感测电路150可包括若干感测放大器(例如，图2中所展示的感测放大器206、图3中所展示的感测放大器306、图4中所展示的感测放大器406、或图5中所展示的感测放大器506)及累加器电路(例如，图2中所展示的累加器电路231、图3中所展示的累加器电路331、及图4中所展示的累加器电路431)，所述累加器电路可包括累加器且可用以提供与本文进一步所描述的数据移位相关联的数据值的暂时存储。
[0024]图2说明根据本发明的若干实施例的经配置以执行数据移位的存储器阵列230的一部分的示意图。阵列230包含第一部分(例如子阵列)，其包括若干存取线204-0(WL0)、
204-l(WLl)、204-2(WL2)及204-3(WL3)及若干感测线 205-0(D0)、205-l(Dl)、205-2(D2)。阵列230还包含第二部分，其包括若干存取线244-0(WL0)、244-l(WLl)、244-2(WL2)及244-3(WL3)及若干感测线265-0(D0_)、265-l(Dl_)及265-2(D2_)，所述感测线分别充当感测线
205-0、205-1及205-2的互补感测线。因而，阵列230的单元201布置于由存取线(例如字线)耦合的行及由感