多浮点数乘加运算控制器的制造方法
【技术领域】
[0001]本实用新型属于电数字数据处理技术领域，具体涉及到多浮点数乘加运算控制器。
【背景技术】
[0002]现代科学技术对数据运算精度要求及大量数据的存储要求越来越高，这就使得设计一种多浮点数运算及存储处理电路显得更为重要，现代生产工艺的发展使得现场可编程门陈列FPGA的成本越来越低，在实际使用中，FPGA具有灵活可配置的特点，逐渐取代专用集成电路ASIC。现有技术对于大量多浮点数的传输，运算及结果处理存在以下不足:大量多浮点数的传输需要CPU干预的太多，影响CPU的执行效率；多浮点数的乘加运算多采用软件实现，这就耗费大量的CPU执行时间；多浮点数的乘加运算结果多采用软件指令回读方式，每一次结果就要回读，执行的指令太多。
[0003]PCI总线是个人电脑中使用最为广泛的接口，具有与处理器和存储器子系统完全并行操作的能力，隐含中央仲裁系统，并采用多路复用方式(地址线和数据线)减少了引脚数，还可以采用DMA传输，传输速度快，最大数据传输速率133MB/S。
【发明内容】
[0004]本实用新型所要解决的技术问题在于克服现有多浮点数乘加运算技术的不足，提供一种设计合理、结构简单、使用方便的多浮点数乘加运算控制器。
[0005]解决上述技术问题所采用的技术方案是它具有:对整机进行控制的FPGA电路；Flash电路，该电路与FPGA电路相连；通信电路，该电路与FPGA电路相连；PCI电路，该电路与FPGA电路相连。
[0006]本实用新型的FPGA电路为:集成电路U2A的37脚?39脚、41脚、42脚、44脚、46脚、47脚、49脚?52脚、54脚?58脚依次接集成电路Ul的57脚?60脚、63脚?68脚、71脚?75脚；
[0007]集成电路U2B的21脚、20脚、18脚、16?13脚、11脚、9?6脚依次接集成电路Ul的 143 脚、151 脚、135 脚、154 脚、152 脚、159 脚、146 脚、153 脚、163 脚、158 脚、134 脚、150脚，集成电路U2B的5脚、4脚接Flash电路；
[0008]集成电路U2C 的 214 脚、216 脚、218 脚、222 脚、223 脚、226 脚、228 脚、230 脚?236脚、238脚、237脚依次接集成电路Ul的131脚?117脚、114脚；
[0009]集成电路U2D的 184 脚?189 脚、191 脚、192 脚、194 脚、195 脚、197 脚、199 脚、200脚、203脚、208脚接集成电路Ul的57脚?60脚、63脚?68脚、71脚?75脚；
[0010]集成电路U2E的155脚?157脚、159脚、161脚、162脚、164脚?168脚、170脚、171脚、173脚?175脚、177脚、178脚依次接集成电路Ul的78脚?87脚、113脚、112脚、94 脚、93 脚、91 脚、92 脚、142 脚、157 脚；
[0011]集成电路U2F的125脚?128脚、130脚?137脚、139脚?141脚、149脚依次接集成电路Ul的155脚、144脚、160脚、139脚?137脚、53脚、136脚、145脚、148脚、90脚、77 脚、76 脚、156 脚、149 脚；
[0012]集成电路U2G的100脚、105脚、106脚、109脚接通信电路；集成电路U2I的26脚和27脚接Flash电路、147脚和146脚接地、29脚通过电阻R3接地、144脚通过电阻R4接3V电源、33脚通过电阻R5接3V电源、143脚通过电阻R6接3V电源；
[0013]集成电路U2J的36脚、53脚、10脚、19脚、219脚、229脚、190脚、207脚、160脚、176脚、129脚、142脚、101脚、115脚、69脚、77脚、83脚及3V电源，集成电路U2J的224脚、220 脚、211 脚、204 脚、201 脚、196 脚、158 脚、148 脚、108 脚、104 脚、99 脚、93 脚、82 脚、76脚、40脚、28脚接1.2V电源；
[0014]集成电路U2K的电源端接1.2V电源、地端接地；集成电路U2L的地端接地；集成电路U2A?集成电路U2G、集成电路U2I?集成电路U2L的型号为EP2C20Q240C8。
[0015]由于本实用新型采用PCI协议、DMA方式传输，节省运算时间，多浮点数的一切运算采用硬件实现，硬件电路可配置，调试方便。本实用新型具有电路简单、使用方便可推广使用。
【附图说明】
[0016]图1是本实用新型的电气原理方框图。
[0017]图2是图1中PCI电路和FPGA电路的电子线路原理图。
[0018]图3是图1中FPGA电路和Flash电路以及通信电路的电子线路原理图。
【具体实施方式】
[0019]下面结合附图和实施例对本实用新型进一步详细说明，但本实用新型不限于这些实施例。
[0020]实施例1
[0021]在图1中，本实施例的多浮点数乘加运算控制器由PCI电路、FPGA电路、Flash电路、通信电路连接构成，PCI电路与FPGA电路相连，Flash电路与FPGA电路相连，通信电路与FPGA电路相连。
[0022]在图2、图3中，本实施例的PCI电路由集成电路Ul、集成电路U3、电阻Rl、电阻R2、插座Jl连接构成，集成电路Ul的型号为PCI9054、集成电路U3的型号为ST93CS46。集成电路Ul的53脚?60脚、63脚?68脚、71脚?87脚、90脚?98脚、100脚?107脚、110脚?114脚、117脚?131脚、134脚?139脚、142脚?146脚、148脚?160脚、163脚接FPGA电路，集成电路Ul的51脚?46脚、43脚、42脚、40脚?36脚、34脚?31脚、15脚?8脚、5脚?2脚、175脚?173脚、41脚、30脚、16脚、6脚、17脚、18脚、21脚、23脚、22脚、25脚、26脚、24脚、29脚、172脚、168脚、167脚、52脚、7脚、171脚、169脚、170脚依次接插座Jl的57脚?26脚、28脚?26脚、24脚?21脚、19脚?13脚、11脚?6脚、4脚?I脚，集成电路Ul的164脚接集成电路U3的I脚、165脚接集成电路U3的2脚、166脚接集成电路U3的3脚和4脚，集成电路Ul的电源端接3V电源、地端接地，集成电路U3的5脚接地、8脚接3V电源、6脚通过电阻Rl接3V电源、7脚通过电阻R2接地，插座Jl的25脚、20脚、12脚、5脚接地。
[0023]本实施例的FPGA电路由集成电路U2A?集成电路U2G、集成电路U2I?集成电路U2L、电阻R3?电阻R6连接构成，集成电路U2A?集成电路U2G、集成电路U2I?集成电路U2L的型号为EP2C20Q240C8。集成电路U2A的37脚?39脚、41脚、42脚、44脚、46脚、47脚、49脚?52脚、54脚?58脚依次接集成电路Ul的57脚?60脚、63脚?68脚、71脚?75脚。集成电路U2B的21脚、20脚、18脚、16?13脚、11脚、9?6脚依次接集成电路Ul的 143 脚、151 脚、135 脚、154 脚、152 脚、159 脚、146 脚、153 脚、163 脚、158 脚、134 脚、150脚，集成电路U2B的5脚、4脚接Flash电路。集成电路U2C的214脚、216脚、218脚、222脚、223脚、226脚、228脚、230脚?236脚