技术编号:10515034
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。 锁相环电路是模拟集成电路的核屯、单元电路,尤其在高频率低相噪的时钟生成电 路中,锁相环决定了时钟生成电路的性能指标。目前,锁相环的环路结构种类繁多,有电荷 累型锁相环、自偏置锁相环、多环路锁相环等,采用下采样型环路结构的锁相环较少。图1是 传统的电荷累型锁相环的环路结构。主要组成模块包括Ξ态鉴频鉴相器,电荷累,环路滤波 器,压控振荡器W及反馈分频器。Ξ态鉴频鉴相器检测两个输入信号的相位差异,其中一个 输入来自晶振产生的参考频率信号,另一个则是分频器对压控...
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该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
该类技术注重原理思路,无完整电路图,适合研究学习。