技术编号:11530712
提示:您尚未登录,请点 登 陆 后下载,如果您还没有账户请点 注 册 ,登陆完成后,请刷新本页查看技术详细信息。本公开的实施例大体涉及电子电路,具体地,涉及存储器控制装置中输出延迟的动态选择。背景技术双数据速率(或称为“DDR”)的同步动态随机存取存储器(SDRAM)由于其性能和密度而广受欢迎。为了减少存储器芯片上的“不动产(realestate)”的数量,对装置进行控制的许多负担已经被转移到存储器控制装置。存储器控制装置可以位于微处理器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)等设备上,或者可替代地位于专用于控制DDR存储器的装置上。在DDR3和DDR4应用中,存储器控制装置必须用比特级(...
注意:该技术已申请专利,请尊重研发人员的辛勤研发付出,在未取得专利权人授权前,仅供技术研究参考不得用于商业用途。
该专利适合技术人员进行技术研发参考以及查看自身技术是否侵权,增加技术思路,做技术知识储备,不适合论文引用。
请注意,此类技术没有源代码,用于学习研究技术思路。