存储器控制装置中输出延迟的动态选择的制作方法

本公开的实施例大体涉及电子电路，具体地，涉及存储器控制装置中输出延迟的动态选择。

背景技术：

双数据速率(或称为“ddr”)的同步动态随机存取存储器(sdram)由于其性能和密度而广受欢迎。为了减少存储器芯片上的“不动产(realestate)”的数量，对装置进行控制的许多负担已经被转移到存储器控制装置。存储器控制装置可以位于微处理器、专用集成电路(asic)、现场可编程门阵列(fpga)等设备上，或者可替代地位于专用于控制ddr存储器的装置上。

在ddr3和ddr4应用中，存储器控制装置必须用比特级(bit-level)粒度在输出路径上插入各种类型和数量的延迟。需要使用输出延迟来补偿存储器控制装置内存在或可能存在的各种偏斜(skew)，存储器控制装置位于将存储器控制装置连接到sdram装置的印刷电路板(pcb)上、sdram装置上或者它们的组合等之上。由存储器控制装置插入的输出延迟使得到达sdram装置的接口信号能够重新对准，以用于适当的采样。用于在存储器控制装置中产生和应用输出延迟的电路可能是复杂的，其包括显著的集成电路(ic)面积并且可能消耗显著的功率。

技术实现要素：

描述了用于在存储器控制装置中对输出延迟进行动态选择的技术。在一个示例中，存储器控制装置包括输出电路、输出延迟单元和写入均衡控制器。所述输出电路被耦接以向具有多个列的同步动态随机存取存储器(sdram)系统提供包括数据信号或数据选通信号的输出信号。所述输出延迟单元被耦接以将输出延迟应用于待发送比特流以生成所述输出信号。所述输出延迟包括去偏斜延迟和写入均衡延迟的集合。所述写入均衡延迟控制器被耦接以基于所述多个列中被选择的列，为多个写入作业(transaction)中的针对sdram系统的每个写入作业调整所述写入均衡延迟。对于所述多个写入作业中的每一个，所述去偏斜延迟对于所述多个列均是相同的。

可选地，所述存储器控制装置还包括去偏斜延迟寄存器逻辑，其被耦接以向所述输出延迟单元提供去偏斜延迟。

可选地，所述存储器控制装置还包括：多路复用器电路，其可操作地将写入均衡延迟控制器和去偏斜延迟寄存器逻辑选择性地耦接至输出延迟单元；和延迟选择控制器，其被耦接以控制多路复用器电路。

可选地，所述写入均衡延迟控制器包括：写入均衡延迟寄存器逻辑，其被耦接以为所述输出信号存储所述多个列中的每一个的写入均衡延迟值；第一多路复用器，其被耦接以响应于当前列信号而从所述写入均衡延迟寄存器逻辑选择当前写入均衡延迟值；第二多路复用器，其被耦接以响应于先前列信号而从所述写入均衡延迟寄存器逻辑选择先前写入均衡延迟值；以及计算单元，其被耦接以计算所述当前写入均衡延迟值和所述先前写入均衡延迟值之间的差值。

可选地，所述计算单元包括：二进制补码单元，其被耦接以对所述先前写入均衡延迟值取反；和加法器，其被耦接以将所述二进制补码单元的输出与所述当前写入均衡延迟值求和。

可选地，所述输出延迟单元被耦接以将所述差值与所述输出延迟的先前值相加，以生成所述输出延迟的当前值。

可选地，所述输出延迟单元包括：输出延迟寄存器，其被耦接以存储所述输出延迟的值；加法器，其被耦接以更新所述输出延迟的值；解码器，其被耦接以解码所述输出延迟寄存器中的所述输出延迟的值；锁存器，其被耦接以锁存来自所述解码器的解码值；和延迟逻辑，其被耦接以基于所述解码值延迟所述待发送比特流。

在另一示例中，一种操作存储器控制装置的方法，包括：向具有多个列的同步动态随机存取存储器(sdram)系统提供包括数据信号或数据选通信号的输出信号；将输出延迟应用于待发送比特流，以生成所述输出信号，所述输出延迟包括去偏斜延迟和写入均衡延迟的集合；和基于所述多个列中被选择的列，调整用于多个写入作业中的针对所述sdram系统的每个写入作业的所述写入均衡延迟，其中对于所述多个写入作业中的每一个，所述去偏斜延迟对于所述多个列均是相同的。

可选地，所述方法还包括：设置所述去偏斜延迟的值，该值是响应于在所述多个写入作业之前执行的校准操作获得的。

可选地，所述方法还包括：将所述去偏斜延迟更新为新值，该新值是响应于在所述多个写入作业之后执行的附加校准操作获得的。

可选地，所述调整的步骤包括：响应于用于当前写入作业的当前列，选择当前写入均衡延迟值；响应于用于先前写入作业的先前列，选择先前写入均衡延迟值；和计算所述当前写入均衡延迟值与所述先前写入均衡延迟值之间的差值。

可选地，所述计算的步骤包括：对所述先前写入均衡延迟值取反，并同时去掉进位比特；将取反的先前写入均衡延迟值和所述当前写入均衡延迟值相加，并同时去掉进位比特。

可选地，所述调整的步骤包括：将所述当前写入均衡延迟值与所述先前写入均衡延迟值之间的所述差值与所述输出延迟的先前值相加，以生成所述输出延迟的当前值。

可选地，所述应用的步骤包括：解码所述输出延迟的值，以生成解码值；和基于所述解码值，选择用于延迟单元的延迟。

在另一示例中，一种系统包括：sdram系统，其具有多个列；和存储器控制装置，其通过总线被耦接至所述sdram系统。所述存储器控制装置包括输出电路、输出延迟单元和写入均衡控制器。所述输出电路被耦接以提供包括数据信号或数据选通信号的输出信号。所述输出延迟单元被耦接以将输出延迟应用于待发送比特流，以生成所述输出信号。所述输出延迟包括去偏斜延迟和写入均衡延迟的集合。所述写入均衡延迟控制器被耦接以基于所述多个列中被选择的列，为多个写入作业中的针对sdram系统的每个写入作业调整所述写入均衡延迟。对于所述多个写入作业中的每一个，所述去偏斜延迟对于所述多个列均是相同的。

可选地，所述总线包括控制总线，其中所述控制总线上的每个信号均被耦接至所述sdram系统上的每个sdram装置，以提供飞越式(fly-by)存储器拓扑。

可选地，所述存储器控制装置还包括：去偏斜延迟寄存器逻辑，其被耦接以向所述输出延迟单元提供去偏斜延迟；多路复用器电路，其可操作地将写入均衡延迟控制器和去偏斜延迟寄存器逻辑选择性地耦接至输出延迟单元；和延迟选择控制器，其被耦接以控制多路复用器电路。

可选地，所述写入均衡延迟控制器包括：写入均衡延迟寄存器逻辑，其被耦接以为所述输出信号存储所述多个列中的每一个的写入均衡延迟值；第一多路复用器，其被耦接以响应于当前列信号而从所述写入均衡延迟寄存器逻辑选择当前写入均衡延迟值；第二多路复用器，其被耦接以响应于先前列信号而从所述写入均衡延迟寄存器逻辑选择先前写入均衡延迟值；以及计算单元，其被耦接以计算所述当前写入均衡延迟值和所述先前写入均衡延迟值之间的差值。

可选地，所述输出延迟单元被耦接以将所述差值与所述输出延迟的先前值相加，以生成所述输出延迟的当前值。

可选地，所述输出延迟单元包括：输出延迟寄存器，其被耦接以存储所述输出延迟的值；加法器，其被耦接以更新所述输出延迟的值；解码器，其被耦接以解码所述输出延迟寄存器中的所述输出延迟的值；锁存器，其被耦接以锁存来自所述解码器的解码值；和延迟逻辑，其被耦接以基于所述解码值延迟所述待发送比特流。

可以参考以下详细描述来理解这些和其它方面。

附图说明

通过参考实施例(一些实施例在附图中示出)能够得到在上面被简单概括的更具体的描述，以便能够以详细的方式理解上述特征。然而，应当注意的是，附图仅示出了典型的实施例，因此不应被认为是对其范围的限制。

图1是示出了具有被耦接至同步动态随机存取存储器(sdram)系统的集成电路(ic)的示例系统的框图；

图2是示出了存储器控制装置的示例的框图；

图3是示出了物理接口单元的一部分的示例的框图；

图4是示出了写入均衡延迟控制器的示例的框图；

图5是示出了输出延迟单元的示例的框图；

图6是示出了操作存储器控制装置的方法的示例的流程图。

为便于理解，在可能的情况下使用相同的附图标记来表示附图中共用的相同元件。可以预期的是，一个示例的元件可以被有益地并入其他示例中。

具体实施方式

描述了用于在存储器控制装置中对输出延迟进行动态选择的技术。该技术适用于多列(multi-rank)同步动态随机存取存储器(sdram)系统，例如双倍数据速率(ddr)系统(例如，ddr3/4系统)。存储器控制装置对输出到sdram的每个数据(dq)和数据选通(dqs)信号应用单个可编程延迟。存储器控制装置动态地选择在由列选择(rankselection)指定的dq/dqs信号上的所需的贯穿信号的输出延迟。用于给定的dq/dqs信号的输出延迟被分为两部分，以提供更简单的存储器控制解决方案。具体地，输出延迟包括用于特定输出信号的去偏斜延迟，该去偏斜延迟对于各个列都是共同的，以及包括用于特定输出信号的写入均衡延迟，基于列来动态地选择写入均衡延迟。本申请中描述的存储器控制装置提供了改善的信号完整性、在输出路径上的降低的总体固有延迟以及降低的实现面积和功耗。下面对本公开的这些以及其它方面的内容进行讨论。

图1是示出了系统100的示例的框图，系统100具有耦接到同步动态随机存取存储器(sdram)系统106的集成电路(ic)102。ic102和sdram系统106可以安装在印刷电路板(pcb)或其它类型的基板(未示出)上。ic102包括存储器控制装置104。存储器控制装置104通过总线109被耦接到sdram系统106。总线109包括控制总线112和数据总线114。控制总线112向sdram系统106传送控制信号，诸如地址、命令和时钟信号。数据总线114在存储器控制装置104和sdram系统106之间传送数据(dq)信号和数据选通(dqs)信号。总线109可以传送其他信号，例如电压供给信号。ic102可以是专用于存储器控制装置104的装置，或者是具有其他功能的装置，诸如微处理器、专用集成电路(asic)、现场可编程门阵列(fpga)、片上系统(soc)等。sdram系统106可以包括共同提供多个列的一个或多个模块(例如，一个或多个双列直插式存储器模块(dimm))。或者，sdram系统106可以安装到pcb而没有任何特定的模块化结构。例如，sdram系统106可以安装到与ic102相同的pcb。

sdram系统106包括多列的sdram装置110。如图所示，sdram系统106包括两个列：第一列包括sdram装置110(1)，第二列包括sdram装置110(2)。因此，每个列均包括多个sdram装置。每个列中的sdram装置110(1)和110(2)共享由存储器控制装置104驱动的总线112和114。控制总线112包括用于在列之间进行选择的信号。sdram系统106包括“飞越式(fly-by)”存储器拓扑。在飞越式存储器拓扑中，控制总线112连接到每个sdram装置110并且止于终端116。也就是说，地址、命令和时钟信号的相同集合被耦接到处于第一列的sdram装置110(1)中的每一个，以及处于第二列的sdram装置110(2)中的每一个。采用飞越式拓扑结构的示例sdram装置包括ddr3和ddr4sdram装置。

相反，总线114被并联耦接到这些列。例如，sdram装置110中的每一个均可以包括具有8个dq信号和至少1个dqs信号(例如，dqs信号和取反dqs信号)的接口。每个列均可以包括9个sdram装置110，以用于总共72个dq信号和至少9个dqs信号的。总线114可以具有72个dq信号和至少9个dqs信号的宽度，这些信号在每个列中横跨sdram装置分布，并且在列之间共享。sdram装置110可以具有带有其他数量的dq和dqs信号的接口，这些列可以具有不同数量的sdram装置，数据总线114可以具有其他宽度。例如，一些sdram系统提供具有144个dq信号的宽度的数据总线。

sdram系统106可以包括支持sdram装置110的操作的其它电路，诸如寄存器，控制器等(未示出)。尽管该示例示出了未缓冲的sdram系统(即，总线112未被缓冲)，但是本文描述的技术可以与被缓冲的sdram系统一起使用。尽管sdram系统106被示为具有两个列，但是通常sdram系统106可以包括多个列。

图2是示出了存储器控制装置104的示例的框图。存储器控制装置104包括应用接口202、存储器控制器204、初始化和校准单元206、多路复用器208和物理(phy)单元210。应用接口202从另一个电路(未示出)接收要写入sdram系统106的数据(“写入数据”)，并将从sdram系统106读取的数据(“读取数据”)提供给另一电路(未示出)。应用接口202向存储器控制器204提供写入数据。存储器控制器204生成去往和来自sdram系统106的作业。存储器控制器204生成写入作业，以将写入数据存储在sdram系统106中，并且生成读取作业，以从sdram系统106获得读取数据。存储器控制器204的输出被耦接到多路复用器208。

phy单元210提供存储器控制装置104的物理信号接口。phy单元210在控制总线112上输出地址、命令和时钟信号，并且在数据总线上发送和接收数据和数据选通信号114。phy单元210包括写入路径逻辑212和读取路径逻辑214。写入路径逻辑212格式化来自存储器控制器204的写入作业，以用于向sdram系统106发送命令和写入数据。读取路径逻辑214格式化来自存储器控制器204的读取作业，以用于向sdram系统106发送命令和从sdram系统106接收读取数据。

除了其它动作之外，初始化和校准单元206为写入路径逻辑212和读取路径逻辑214执行一个或多个阶段(stage)的时序校准。初始化和校准单元206被耦接到多路复用器208。初始化和校准单元206通过多路复用器208将校准作业输出到phy单元210。初始化和校准单元206控制多路复用器208来选择校准作业，直到校准完成。当校准完成时，初始化和校准单元206控制多路复用器208，以选择从存储器控制器204输出的作业。phy单元210格式化校准作业以与sdram系统106通信，并校准写入路径逻辑212和读取路径逻辑214。

具体地，写入路径逻辑212包括延迟逻辑216。延迟逻辑216用于补偿静态或准静态的偏斜，包括贯穿信号(per-signal)pcb走线的偏斜，和在phy单元210的写入路径逻辑212中的任何贯穿信号的偏斜。延迟逻辑216将输出延迟应用到dq/dqs信号，该输出延迟包括去偏斜延迟，该去偏斜延迟补偿静态或准静态偏斜，并使写入数据选通(dqs)集中于输出路径上的写入数据(dq)窗口内。基于校准过程来确定归因于静态/准静态偏斜的去偏斜延迟。在功能操作期间，除了用于电压/温度(vt)变化的周期性补偿之外，去偏斜延迟对于大量写入作业均保持不变。在多列系统中，静态/准静态偏斜对于各列可能不同。然而，本文描述的技术通过应用去偏斜延迟的共有集合来补偿sdram系统106的所有列的静态/准静态偏斜，从而简化了精确的写入数据时序的问题。这是假设在分散到sdram系统106上的每个列之前，来自存储器控制装置104的dq/dqs路径是公共的，其通过输入/输出(io)逻辑(例如，ic102中的io逻辑)，通过ic封装，并到达pcb上。

sdram系统106的飞越式存储器拓扑导致到达控制总线112上的每个sdram装置110的写入数据选通(dqs)和时钟(ck)之间的偏斜。可以通过写入均衡技术(write-levelingtechnique)来补偿dqs和ck之间的偏斜，其中dqs信号被延迟直到与到达给定列内的sdram装置110的时钟形成相位对准。一种应用可以利用横跨一个或多个sdram系统的多个列，每个都需要唯一的写入均衡延迟值。在多列系统中，不能假定ck和dqs之间的时序关系对各列都是相同的，这是因为时钟(ck)采用与dq/dqs不同的路径。飞越式的时序可以对于各列是不同的。

除了去偏斜延迟之外，由延迟逻辑216应用的输出延迟可以包括写入均衡延迟。虽然去偏斜延迟对于各列都是共同的，但是写入均衡延迟对于每个列是唯一的，并且基于被选择用于写入的特定列而被动态地选择。下面讨论用于在数据总线114上产生用于dq/dqs信号的输出延迟的示例技术。

图2示出了存储器控制装置104的一个示例。下面描述的示例涉及延迟逻辑216的结构和功能。延迟逻辑216可以用于具有与图2所示的结构不同的存储器控制装置的phy单元中。一般来说，存储器控制装置的phy单元可使用延迟逻辑216来补偿写入路径上的偏斜。

图3是示出phy单元210的部分300的示例的框图。所述部分300包括写入均衡延迟控制器302、去偏斜延迟寄存器逻辑304、多路复用器电路(mux)306、延迟选择控制器308和输出电路310。输出电路310包括输出延迟单元312。写入均衡延迟控制器302、去偏斜延迟寄存器逻辑304、mux306、延迟选择控制器308和输出延迟单元312包括phy单元210的写入路径逻辑212中的延迟逻辑216。

输出电路310将输出信号耦接到数据总线114。输出信号包括数据总线114上的特定数据信号(dq)或特定数据选通信号(dqs)。通过选择性地延迟待发送比特流来生成输出信号。可以通过改变由输出延迟单元312应用的输出延迟来调整应用到待发送比特流以生成输出信号的延迟量。在功能操作期间，输出延迟包括去偏斜延迟和写入均衡延迟的集合。对于多个写入作业，去偏斜延迟对于sdram系统106的各列都是相同的。相反，对于每个写入作业，基于被选择用于写入的列来动态地更新写入均衡延迟。基于从mux306接收的输入来调整由输出延迟单元312应用的输出延迟的值。

去偏斜延迟寄存器逻辑304为数据总线114上的信号存储贯穿信号的去偏斜延迟值。基于校准操作的校准结果产生贯穿信号的去偏斜延迟值。在一个示例中，贯穿信号的去偏斜延迟值可以在功能操作期间保持恒定。或者，可以响应于周期性校准操作来周期性地更新贯穿信号的去偏斜延迟值。例如，可以对vt跟踪执行周期性校准操作。在初始校准(或可选的后续校准)之后，延迟选择控制器308选择去偏斜延迟寄存器逻辑304，并且输出信号的去偏斜延迟值被加载到输出延迟单元312中。输出信号的去偏斜延迟值对于sdram系统106的各列均是相同的，并且在从一个写入作业到下一个写入作业以及从一个列到下一个列的功能操作期间发生改变。

写入均衡延迟控制器302为每个列的所有dq/dqs信号存储写入均衡延迟值。可以基于校准操作的校准结果来生成写入均衡延迟(例如，其可以与贯穿信号的去偏斜延迟值并行地确定)。在功能操作期间，写入均衡延迟控制器302基于从写入作业控制信号确定的被选择用于写入的列来确定用于输出信号的写入均衡延迟值。在去偏斜延迟值被加载到输出延迟单元312中之后，延迟选择控制器308选择写入均衡延迟控制器302，并且确定的写入均衡延迟值被提供给输出延迟单元312。对于每个写入作业，输出延迟单元312均将确定的写入均衡延迟值添加到去偏斜值，以确定输出延迟值。以这种方式，基于被选择用于写入的sdram系统106的当前列，可以动态地更新输出延迟。

在一个示例中，对于每个写入作业，写入均衡延迟控制器302确定当前列的写入均衡延迟值和先前列的写入均衡延迟值之间的差值。写入均衡延迟控制器302提供所述差值作为输出。输出延迟单元312将该差值加到去偏斜延迟值，以确定输出延迟值。以这种方式，从输出延迟值中去除用于先前选择的列的写入均衡延迟值，并且用于当前列的写入均衡延迟值被添加到输出延迟值。因此，输出延迟值总是去偏斜延迟值和为当前列确定的写入均衡延迟值的集合。

mux306可以被耦接到写入路径逻辑212中的其它输出电路，这些其它输出电路可以具有类似于输出电路310的输出延迟单元，以用于延迟数据总线114上的其它dq/dqs信号。去偏斜延迟寄存器逻辑304为其他电路的输出信号存储偏斜延迟值，其可以被加载到类似于输出延迟单元312的其他输出延迟单元。写入均衡延迟控制器302为每个列的其他sdram装置存储写入均衡延迟值，其可以用于在功能操作期间调整类似于输出延迟单元312的输出延迟单元。也就是说，写入均衡延迟控制器302可以为每个sdram装置存储写入均衡延迟值，其中给定的写入均衡延迟值对于与给定sdram装置相关联的dq/dqs信号是共同的。

图4是示出写入均衡延迟控制器302的示例的框图。写入均衡延迟控制器302包括写入均衡延迟寄存器逻辑402、第一多路复用器(多路复用器410)、触发器412、第二多路复用器(多路复用器414)和计算单元420。写入均衡延迟寄存器逻辑402包括多个寄存器404，每个寄存器404用于sdram系统106的一个列。在本示例中，两个寄存器404(1)和404(2)表示用于双列的sdram系统106。寄存器404(1)为包括sdram装置110(1)的列来存储写入均衡延迟值。寄存器404(2)为包括sdram装置110(2)的列来存储写入均衡延迟值。如上所述，可以在校准操作期间确定所述写入均衡延迟值。

多路复用器410的输入被耦接到寄存器404(1)和404(2)的输出。多路复用器410的输出被耦接到计算单元420。多路复用器410的控制端口接收指示在当前写入作业中选择用于写入的当前列的信号(“当前列信号”)。在一个示例中，写入均衡延迟控制器302可以包括列发生器406，列发生器406响应于由写入路径逻辑212生成的写入作业控制数据来生成当前列信号。在另一个示例中，当前列信号由写入均衡延迟控制器302外部的写入路径逻辑212中的另一电路生成。另外，当前列信号还被耦接到触发器412的数据输入。

触发器412的时钟端口接收指示进入写入路径逻辑212的新写入作业的信号(称为wr_stb)。当wr_stb信号被设置有效时，触发器412存储当前列信号的值。触发器412的输出提供用于先前写入作业的先前选择的列的值(“先前列信号”)。在一个示例中，写入均衡延迟控制器302可以包括写入选通发生器408，写入选通发生器408响应于进入写入路径逻辑212的写入作业而生成wr_stb信号。在另一个示例中，由写入均衡延迟控制器302外部的写入路径逻辑212中的另一电路来生成wr_stb信号。

多路复用器414的输入被耦接到寄存器404(1)和404(2)的输出。多路复用器414的输出被耦接到计算单元420。多路复用器414的控制端口被耦接到触发器412的输出，以接收先前列信号。

对于每个写入作业，计算单元420接收：通过多路复用器410选择用于当前写入作业的写入均衡延迟值(“当前写入均衡延迟值”)和通过多路复用器414来选择用于先前写入作业的写入均衡延迟值(“先前写入均衡延迟值”)。当前写入均衡延迟值对应于当前被选择写入的列，并且基于当前列信号而被选择。先前写入均衡延迟值对应于先前被选择写入的列，并且基于先前列信号而被选择。计算单元420计算当前写入均衡延迟值与先前写入均衡延迟值之间的差值，并提供该差值作为输出信号(wl_delta_dly)。

wl_delta_dly信号被耦接到mux306，以提供给输出延迟单元来调整每个写入作业的输出延迟。

在一个示例中，计算单元420包括耦接到加法器418的二进制补码单元416。二进制补码单元416确定由多路复用器414提供的先前写入均衡延迟值的反码。加法器418将二进制补码单元416的输出与由多路复用器410提供的当前写入均衡延迟值求和。在一个示例中，二进制补码单元416和加法器418都去掉了进位比特，这允许它们的输出进行翻转。可使用通常计算当前和先前写入均衡延迟值之间的差值的其它类型的逻辑来实现计算单元420。

图5是示出输出延迟单元312的示例的框图。输出延迟单元312包括加法器502、输出延迟寄存器504、解码器506、锁存器508和延迟单元510。加法器502接收由mux306输出的信号(odly_in)和输出延迟寄存器504的输出，以作为加数。加法器502的输出被耦接到输出延迟寄存器504的输入。输出延迟寄存器504通常存储输出延迟的值。在功能操作中，加法器502将存储在输出延迟寄存器504中的输出延迟的先前值与由写入均衡延迟控制器302产生的当前和先前写入均衡延迟值之间的差值(由mux306选择的wl_delta_dly)求和。响应于当前写入作业的开始(即，wr_stb信号设置有效)，输出延迟寄存器504从加法器502加载输出延迟的当前值。

解码器506的输入被耦接到输出延迟寄存器504的输出。解码器506从存储在输出延迟寄存器504中的输出延迟值产生解码信号。锁存器508的输入被耦接到解码器506的输出。当解码器506解码存储在输出延迟寄存器504中的输出延迟值时，锁存器508存储解码信号的值。锁存器508响应于指示当前写入作业接近写入路径逻辑212端部的信号(wl_dly_stb)，将解码信号的值提供给延迟单元510。wl_dly_stb信号是wl_stb信号的延迟版本，其可由写入选通生成器408(如果存在)来生成，或由写入路径逻辑212中的另一电路生成。

锁存器508的输出被耦接到延迟单元510的控制输入。延迟单元510的输入接收待发送的比特流，并且延迟单元510的输出提供输出信号(例如，dq信号或dqs信号)。存储在锁存器508中的解码信号的值决定了由延迟单元510应用的延迟量。例如，延迟单元510可以包括抽头延迟线，并且存储在锁存器508中的解码信号的值可以指示延迟线中有效的抽头数量。

图6是示出操作存储器控制装置的方法600的示例的流程图。通常，可以按顺序执行方法600中的一些步骤，然而可以同时地执行方法600中的其他步骤。方法600不意味着暗示步骤的任何特定顺序。方法600包括步骤602，在步骤602中，输出电路310提供输出信号，输出信号包括用于具有多个列的sdram系统106的数据信号或数据选通信号。在步骤604，输出延迟单元312向待发送比特流应用输出延迟。输出延迟包括去偏斜延迟和写入均衡延迟的集合。步骤604可以包括步骤608，在步骤608中，比如在启动时对响应于校准操作而获得的去偏斜延迟的值进行设置。在可选的步骤610中，响应于附加的校准操作可以更新去偏斜延迟。例如，可以执行额外的校准操作以跟踪存储器控制装置104的电压/温度变化。

在步骤606，写入均衡延迟控制器302和输出延迟单元312基于所选择的列来调整用于多个写入作业中的每一个的写入均衡延迟，而去偏斜延迟保持相同。步骤606可以包括以下步骤：在步骤612，写入均衡延迟控制器302响应于当前写入作业的当前列来选择当前写入均衡延迟值。在步骤614，写入均衡延迟控制器302响应于先前写入作业的先前列来选择先前写入均衡延迟值。在步骤616，写入均衡延迟控制器302计算当前和先前写入均衡延迟值之间的差值。在步骤618，输出延迟单元312将该差值与输出延迟的先前值相加，以产生输出延迟的当前值。可以为每个写入作业重复步骤612-618。可以对总线109上的多个信号执行方法600。

虽然前述内容针对具体示例，但是在不脱离本发明的基本范围的情况下可以设计出其他和进一步的示例，本发明的范围是由所附权利要求确定。