技术特征：
技术总结
在一个示例中，存储器控制装置(104)包括输出电路(310)、输出延迟单元(312)和写入均衡控制器(302)。所述输出电路被耦接以向具有多个列的同步动态随机存取存储器(SDRAM)系统(106)提供包括数据信号或数据选通信号的输出信号。所述输出延迟单元被耦接以将输出延迟应用于待发送比特流，以生成所述输出信号。所述输出延迟包括去偏斜延迟和写入均衡延迟的集合。所述写入均衡延迟控制器被耦接以：基于所述多个列中被选择的列，为多个写入作业中的针对SDRAM系统的每个写入作业调整所述写入均衡延迟。所述去偏斜延迟横跨用于所述多个写入作业中的每一个的所述多个列均是相同的。
技术研发人员：D·乔克西;T·J·麦基
受保护的技术使用者：赛灵思公司
技术研发日：2015.06.09
技术公布日：2017.08.18