专利名称：延迟电路、延迟控制装置、存储器控制装置以及信息终端设备的制作方法
技术领域：
本发明涉及延迟电路、延迟控制装置、存储器控制装置以及信息终端设备，尤其涉及通过使输入信号延迟从而生成延迟信号的延迟电路。
背景技术：
在SDRAM (Synchronous Dynamic Random Access Memory:同步动态随机存取存储器)等存储器装置、以及与存储器装置进行数据收发的存储器控制装置中，为了满足数据传输高速化的要求，采用了以对数据和选通信号一起进行收发的源同步方式，来进行数据传输的技术。在以源同步方式进行数据传输的系统中，例如，在存储器控制装置接收来自存储器装置的数据的情况下，为了能够在数据的有效期间根据选通信号来接受该数据，从而调整选通信号与数据的定时。在该定时调整中，伴随着数据传输的高频率化，在以选通信号来接受数据时能够稳定地接收数据，并能够缩短数据的有效期间。而且，由于处理特性、温度变化、以及电压变化等原因，而会造成数据与选通信号之间的关系变动，因此需要灵活地进行上述的定时调
難
iF.0因此，在以往的数据接收电路中所采用的构成是，例如，通过以延迟元件来使选通信号延迟，从而使选通信号与数据的定时相吻合(参照专利文献I)。并且，在以往的数据接收电路中，能够通过延迟元件来对延迟量进行可变的控制。一般而言，为了查找到能够进行稳定的数据传输的延迟量，首先，存储器控制装置设定某个延迟量，并将数据写入到存储器装置，再从存储器装置中读出该数据，通过判断读出的数据是否与写入的数据一致，从而判断设定的延迟量是否为能够进行数据传输的延迟量。并且，通过存储器控制装置反复进行该工作，从而能够检测出能够进行稳定地数据传输的延迟量的范围(Window)。并且，存储器控制装置为了使像上述这样决定的延迟量在系统进行工作时也能够保持一定的量，利用内部时钟的相位，不时地监视成为基准的延迟量的变化。并且，存储器控制装置在基准延迟量发生了变化的情况下，使该变化反映到用于进行上述的定时调整的
延迟量。但是，在一般的延迟元件的构成中，若使用于指示延迟量的延迟设定值发生变化，则会在延迟元件的输出侧出现噪声，因此，在进行数据的收发时不能使延迟设定值发生变化。因此，在上述的SDRAM的情况下，一般是在不进行数据的收发的刷新指令(refresh指令)的执行时，进行上述的延迟设定值的变更(参照专利文献2)。在这样的系统中，由于刷新指令仅是按照一定的期间才被执行，在此之间即使延迟量发生变化也不能反映到延迟设定值。因此，延迟元件的延迟量从最佳的延迟量偏离，由此出现高速数据传输的稳定性变差的问题。
在某个以往的技术中，不仅是在刷新时才反映延迟设定值，只要是用于读出的延迟元件，即使在写入时等非读出时也进行延迟设定值的反映(参照专利文献2)。据此，在该以往技术中能够增加延迟元件的延迟量的更新频度。并且，在另外的以往技术中公开的技术是，在信号路径上附加容量，通过对附加进行有效与无效的切换，从而能够使延迟量发生变化(参照专利文献3)。据此，在该以往技术中，能够减少在工作中的延迟量发生了变化的情况下所产生的噪声。因此，在该以往的技术中，由于即使在工作中也能够更新延迟量，因此能够增加延迟量的更新频度。(现有技术文献)(专利文献)专利文献I 米国专利第6665230号说明书专利文献2 米国专利第7366862号说明书专利文献3 日本特开2006-172641号公报
发明概要发明要解决的问题然而，如上述的专利文献2的技术所述，出现的问题是:在不使用该路径的情况下对延迟设定值进行更新时，需要检测与使用了的位置相对应的更新定时。并且，在上述的专利文献2的技术中所发生的问题是:由于利用了在刷新指令以外的发生写入传输的定时等这种不能预测的定时，难于确保延迟量的调整定时。因此，在专利文献2的技术中存在控制复杂的问题。并且，在上述的专利文献3的技术的构成中，能够调整的延迟量一般是比较少的。据此，在上述的专利文献3的技术中存在的问题是:在用于数据收发的延迟电路中，难于确保充分的延迟量调整范围。
发明内容
因此，本发明的目的在于提供一种，既能够增加延迟元件的延迟量的更新频度，又能够抑制控制的复杂化，还能够实现充分的延迟量调整范围的延迟电路、延迟控制装置、存储器控制装置以及信息终端设备。用于解决问题的手段为了达成上述的目的，本发明的一个实施方式所涉及的延迟电路具备被串联连接的第一延迟部以及第二延迟部，该第一延迟部以及第二延迟部通过使输入信号延迟来生成延迟信号，所述第一延迟部，具有第一信号传递路径，按照第一延迟控制信号，对所述第一信号传递路径之中的传递所述输入信号的信号传递路径进行切换，从而变更使所述输入信号延迟的第一延迟量；所述第二延迟部，具有第二信号传递路径，针对传递所述输入信号的所述第二信号传递路径不进行切换，而是按照第二延迟控制信号，来变更使所述输入信号延迟的第二延迟量。根据此构成，本发明的一个实施方式所涉及的延迟电路具备第二延迟部，该第二延迟部即使延迟量变更也不会使输出信号发生噪声。据此，本发明的一个实施方式所涉及的延迟电路能够不受工作状态的影响，来变更第二延迟部的延迟量，因此能够在增加延迟元件的延迟量的更新频度的同时，抑制控制的复杂化。而且，本发明的一个实施方式所涉及的延迟电路通过具备第一延迟部，从而能够实现充分的延迟量调整范围，该第一延迟部所具有的特点是虽然在变更了延迟量的情况下在输出信号会发生噪声，但是该第一延迟部具有较大的延迟调整的范围。并且，也可以是，所述第一延迟部，按照所述第一延迟控制信号，对所述第一信号传递路径之中的传递所述输入信号的信号传递路径进行切换，从而变更该信号传递路径上的串联连接的栅极元件的数量；所述第二延迟部，按照所述第二延迟控制信号，通过变更被附加到所述第二信号传递路径的电容的大小，来变更所述第二延迟时间。并且，也可以是，本发明的一个实施方式所涉及的延迟控制装置具备:权利要求1所述的所述延迟电路；延迟调整部，生成所述第一延迟控制信号以及所述第二延迟控制信号；以及处理部，利用由所述延迟电路生成的所述延迟信号来进行处理；所述延迟调整部进行以下的更新:在所述处理部没有进行利用了所述延迟信号的处理的无效期间，通过更新所述第一延迟控制信号以及所述第二延迟控制信号，来更新所述第一延迟量以及所述第二延迟量，在所述处理部进行利用了所述延迟信号的处理的有效期间，通过更新所述第二延迟控制信号，来更新所述第二延迟量。根据此构成，本发明的一个实施方式的延迟控制装置能够在无效期间实现较大的延迟调整的范围，并且能够在有效期间也能够进行延迟量的调整。并且，也可以是，延迟调整部在所述有效期间中，以预先决定的一定的时间间隔，来更新所述第二延迟控制信号。根据此构成，本发明的一个方式中的延迟控制装置能够按照工作环境等的变化来调整迎合的速度。并且，也可以是，所述延迟控制装置还具备延迟检测部，该延迟检测部检测基准延迟量，该基准延迟量示出该延迟控制装置在现在的工作环境中的延迟量的指标；所述延迟调整部，按照所述基准延迟量，生成所述第一延迟控制信号以及所述第二延迟控制信号。根据此构成，本发明的一个实施方式中的延迟控制装置能够按照工作环境来将延迟量调整为最佳。并且，也可以是，所述延迟调整部，在所述有效期间中，在由所述延迟检测部新检测出的所述基准延迟量、与进行该检测之前的最后更新所述第二延迟控制信号之时的所述基准延迟量的差分比预先决定的值大的情况下，更新所述第二延迟控制信号。根据此构成，本发明的一个实施方式所涉及的延迟控制装置能够调整延迟量的更新频度。并且，也可以是，所述延迟调整部在所述有效期间中，按照由所述延迟检测部新检测出的所述基准延迟量，算出新的所述第一延迟控制信号以及新的所述第二延迟控制信号，在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号相同的情况下，将所述新的第二延迟控制信号输出到所述第二延迟部，从而更新所述第二延迟量，在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号不同的情况下，不更新所述第一延迟量以及所述第二延迟量。根据此构成，本发明的一个实施方式所涉及的延迟控制装置，在处理部进行工作时，能够防止在延迟信号上发生噪声。并且，也可以是，所述延迟调整部在所述有效期间中，按照由所述延迟检测部新检测出的所述基准延迟量，算出新的所述第一延迟控制信号以及新的所述第二延迟控制信号，在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号相同的情况下，将所述新的第二延迟控制信号输出到所述第二延迟部，从而更新所述第二延迟量，在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号不同的情况下，将所述处理部控制成不进行利用了所述延迟信号的处理之后，更新所述第一延迟控制信号以及所述第二延迟控制信号。根据此构成，本发明的一个实施方式所涉及的延迟控制装置能够进一步地使延迟量的更新频度増加。并且，也可以是，所述延迟调整部，在所述有效期间中，在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号之间的差分为预先决定的值以上的情况下，将所述处理部控制成不进行利用了所述延迟信号的处理之后，更新所述第一延迟控制信号以及所述第二延迟控制信号。根据此构成，本发明的一个实施方式所涉及的延迟控制装置能够降低使处理部的处理停止的频度。并且，本发明的一个实施方式所涉及的存储器控制装置从存储器中读出数据，该存储器控制装置具备权利要求5所述的所述延迟控制装置；所述输入信号是从所述存储器输出的选通信号；所述处理部利用所述延迟信号，来取入从所述存储器输出的数据。根据此构成，既能够增加延迟元件的延迟量的更新频度，又能够抑制控制的复杂化，从而能够实现具有充分的延迟量调整范围的存储器控制装置。并且，也可以是，本发明的一个实施方式所涉及的信息终端设备具备存储器以及从所述存储器读出数据的所述存储器控制装置。根据此构成，既能够增加延迟元件的延迟量的更新频度，又能够抑制控制的复杂化，从而能够实现具有充分的延迟量调整范围的信息终端设备。并且，本发明不仅可以作为这样的延迟电路、延迟控制装置、存储器控制装置以及信息终端设备来实现，而且可以作为将延迟控制装置以及存储器控制装置中所包含的特征性单元作为步骤的延迟控制方法以及存储器控制方法来实现，而且还能够作为计算机执行这些特征性步骤的程序来实现。并且，这些程序能够通过⑶-ROM等记录介质以及互联网等传输介质来流通。而且，本发明能够作为对这些延迟电路、延迟控制装置、存储器控制装置以及信息终端设备的功能的一部分或全部进行实现的半导体集成电路(LSI)来实现。发明效果综上所述，本发明能够提供一种既能够增加延迟元件的延迟量的更新频度，又能够抑制控制的复杂化，还能够实现充分的延迟量调整范围的延迟电路、延迟控制装置、存储器控制装置以及信息终端设备。
图1本发明的实施方式I所涉及的存储器系统的方框图。图2A是本发明的实施方式I所涉及的第一延迟部的电路图。图2B是本发明的实施方式I所涉及的第二延迟部的电路图。
图3是本发明的实施方式I所涉及的延迟量调整工作的流程图。图4示出了本发明的实施方式I所涉及的存储器控制装置所进行的工作的例子。图5示出了本发明的实施方式I所涉及的存储器控制装置所进行的工作的例子。图6是本发明的实施方式I所涉及的延迟量调整工作的变形例的流程图。图7是本发明的实施方式2所涉及的存储器系统的方框图。图8是本发明的实施方式2所涉及的延迟量调整工作的流程图。图9示出了本发明的实施方式2所涉及的存储器控制装置所进行的工作的例子。图10是本发明的实施方式2所涉及的延迟量调整工作的变形例的流程图。
具体实施例方式以下参照附图对本发明的实施方式进行详细说明。并且，以下所说明的实施方式均为本发明的一个优选的具体例子。在以下的实施方式中所示的数值、形状、材料、构成要素、构成要素的设置位置以及连接形态、步骤、步骤的顺序等均是本发明的一个例子，本发明并非受这些所限。本发明仅由权利要求限定。因此，以下的实施方式的构成要素中的，关于示出本发明的最上位概念的独立权利要求中没有记载的构成要素，不是实现本发明的课题所必需的构成要素，在此仅以构成最佳方式的构成要素来说明。(实施方式I)本发明的实施方式I所涉及的存储器控制装置具备第一延迟部和第二延迟部，该第一延迟部通过对传递信号的信号传递路径进行切换，来变更延迟量，该第二延迟部以针对传递信号的信号传递路径不进行切换的方式来变更延迟量。并且，本发明的实施方式I所涉及的存储器控制装置通过在工作中更新第二延迟部的延迟量，从而既能够增加延迟量的更新频度，又能够抑制控制的复杂。并且，本发明的实施方式I所涉及的存储器控制装置通过对第一延迟部以及第二延迟部并行使用，从而能够实现充分的延迟量调整范围。图1是示出本发明的实施方式I所涉及的存储器系统10的构成的方框图。图1所示的存储器系统10包括存储器控制装置100 (延迟控制装置)和SDRAM(同步动态随机存取存储器)101。存储器控制装置100进行针对SDRAM101的数据的写入以及读出。该存储器控制装置100具备:延迟控制部110、指令控制部120、数据控制部130。数据控制部130获得从SDRAM101输出的读取数据以及选通信号。并且，数据控制部130将写入到SDRAM101的写入数据以及选通信号输出给SDRAM101。该数据控制部130具备:数据接收部134和延迟电路131。延迟电路131通过使作为输入信号的选通信号DQS延迟，来生成延迟信号153。该延迟电路131具备第一延迟部133和第二延迟部132。第一延迟部133以及第二延迟部132通过使选通信号DQS延迟，来生成延迟信号153。并且，第一延迟部133与第二延迟部132串联连接。第一延迟部133具有第一信号传递路径，按照第一延迟控制值151 (第一延迟控制信号)，通过对第一信号传递路径中的传递选通信号DQS的信号传递路径进行切换，来变更使选通信号DQS延迟的第一延迟量。第二延迟部132具有第二信号传递路径，对传递选通信号DQS第二信号传递路径不进行切换，而是按照第二延迟控制值152 (第二延迟控制信号)，来变更使选通信号DQS延
迟的第二延迟量。图2A是示出第一延迟部133的构成的电路图。并且，图2B是示出第二延迟部132的构成的电路图。并且，在此所说明的例子是，第一延迟部133通过使选通信号DQS延迟从而生成延迟信号160，之后，第二延迟部132通过使延迟信号160延迟从而生成延迟信号153，不过，第一延迟部133以及第二延迟部132使选通信号DQS延迟的顺序可以是任意的。S卩，也可以是，第二延迟部132通过使选通信号DQS延迟，来生成延迟信号160，之后，第一延迟部133使延迟信号160延迟来生成延迟信号153。如图2A所示，第一延迟部133包括多个第一延迟元件143。各个第一延迟元件143的构成为，按照第一延迟控制值151来对信号传递路径进行切换。具体而言，各个第一延迟元件143包括:缓冲器143a和选择器143b。并且，多个第一延迟元件143被串联连接。各个缓冲器143a的输出端子与下一级的缓冲器143a的输入端子相连接。并且，选择器143b的两个输入端子被连接有下一级的选择器143b的输出端子和同一级的缓冲器143a的输出端子。并且，例如，按照第一延迟控制值151，多个选择器143b中的一个选择器143b选择同一级的缓冲器143a的输出信号，除此以外的选择器143b通过选择下一级的选择器143b的输出信号，来决定信号传递路径。并且，通过对上述的一个选择器143b进行切换，从而信号传递路径被切换。据此，第一延迟部133的延迟量被变更。这样，第一延迟部133通过按照第一延迟控制值151的值，对位于输入信号所经过的信号传递路径上的串联连接的栅极元件(缓冲器143a)的数量进行变更，从而能够变更从输入端子到输出端子的路径上的延迟时间。并且，第二延迟部132包含多个第二延迟元件142。各个第二延迟元件142的构成为，按照第二延迟控制值152，来对信号传递路径上的负荷容量的连接进行切换。具体而言，各个第二延迟元件142包括:缓冲器142a、电容142b、开关142c。并且，多个第二延迟元件142被串联连接。各个缓冲器142a的输出端子被连接于下一级的缓冲器142a的输入端子。并且，各个缓冲器142a的输出端子被连接有，彼此串联连接的电容142b以及开关142c。因此，通过将开关142c接通，从而电容142b被附加到信号传递路径。并且，例如，通过按照第二延迟控制值152，对多个开关142c中的被接通的开关142c的数量进行变更，从而变更被附加到信号传递路径的电容142b的数量。这样，第二延迟部132通过按照第二延迟控制值152的值，对被附加在信号传递路径上的电容的大小进行变更，从而能够变更从输入端子到输出端子的路径上的延迟时间。—般而言，第一延迟部133能够将信号经过各个缓冲器所需要的延迟时间作为调整单位，来变更延迟时间。并且，第一延迟部133由于能够切换信号传递的路径，因此若在输入信号发生变化的期间中对第一延迟控制值151进行变更，则噪声就会载入到输出信号。因此，在输入信号的变化过程中不能变更第一延迟控制值151。并且，由于第二延迟部132将因附加的电容而信号变化速度所发生的变化用作了延迟时间的变化，因此，能够变更的延迟时间的单位比第一延迟元件143小。并且，由于第二延迟部132不对信号传递的路径进行切换，因此，即使在输入信号发生变化的期间中也能够变更第二延迟控制值152。并且，在此作为一个例子，第二延迟元件142的延迟时间的4倍与第一延迟元件143的延迟时间相等。S卩，以第一延迟控制值151与第二延迟控制值152之间能够互相换算为例进行说明。并且，第一延迟部133以及第二延迟部132的构成并非受图2A以及图2B所示的构成所限。例如，在上述的构成中也可以取代缓冲器142a以及143a而采用变换器。同样，第一延迟元件143以及第二延迟元件142的结构也不受图2A以及图2B所示的构成的限制。并且，在图1中虽然仅记载了数据接收部134，不过，数据控制部130还可以具备:向SDRAM101发送数据的(写入数据)电路，以及使从指令控制部120发送来的指令延迟的延迟电路等。例如，该延迟电路能够是与延迟电路131为相同的构成。指令控制部120生成指令，并通过将生成的指令输出给SDRAM101，从而控制Sdramioi0例如，指令控制部120在输出了读取指令的情况下，sdramioi在将读取数据作为数据信号DQ来输出的同时，还输出选通信号DQS。数据控制部130利用该选通信号DQS，来接收数据信号DQ。并且，数据控制部130在接收读取数据之时，通过使选通信号DQS分别经过第一延迟部133以及第二延迟部132，从而发生延迟。并且，该延迟了的延迟信号153由数据接收部134使用。具体而言，数据接收部134以延迟信号153的变化的定时，来取入数据信号DQ0此时，由第一延迟部133以及第二延迟部132附加到数据信号DQ的延迟时间，分别由从延迟控制部Iio输出的第一延迟控制值151以及第二延迟控制值152来决定。延迟控制部110控制延迟电路131的延迟量。该延迟控制部110具备:延迟调整部111、延迟计算部114、MasterDLL (Delay Locked Loop:延迟锁定环)115、以及延迟设定部116。延迟调整部111具备延迟控制值生成部112和延迟调整控制部113。MasterDLL115(延迟检测部)检测示出存储器控制装置100在现在的工作环境(电源电压以及温度等)中的延迟量的指标的基准延迟量。具体而言，MasterDLL115时常检测相当于一个时钟周期的延迟时间能够在几个第一延迟元件143上实现，以此作为基准延迟量。并且，MasterDLLl 15将检测出的第一延迟元件143的数量作为锁定值154来输出。延迟设定部116例如保持由外部设定的延迟设定值155。该延迟设定值155示出想要在延迟电路131实现一个时钟周期的百分之多少的延迟时间。延迟计算部114根据由MasterDLLl 15输出的锁定值154、和由延迟设定部116保持的延迟设定值155，算出要求延迟量156，并将算出的要求延迟量156输出给延迟调整部111。具体而言，延迟计算部114将延迟设定值155与锁定值154相乘。例如，锁定值154为“101”，在延迟设定值155为25%的情况下，延迟计算部114算出“25.25”，以作为要求延迟量156。延迟调整部111按照要求延迟量156 (锁定值154)，生成第一延迟控制值151以及第二延迟控制值152。并且，延迟调整部111在数据接收部134没有进行工作的刷新期间，通过更新第一延迟控制值151以及第二延迟控制值152，来更新第一延迟部133以及第二延迟部132的延迟量。而且，延迟调整部111即使在从SDRAM101读出数据的数据接收期间中，也通过更新第二延迟控制值152，来更新第二延迟部132的延迟量。延迟调整控制部113在从指令控制部120接受延迟更新许可信号157时，向延迟控制值生成部112发出延迟控制值生成指示158。延迟控制值生成部112在接受了延迟控制值生成指示158的情况下，根据要求延迟量156，生成第一延迟控制值151以及第二延迟控制值152，并将生成的第一延迟控制值151以及第二延迟控制值152输出给延迟电路131。如以上的例子所示，在要求延迟量156为“25.25”的情况下，延迟控制值生成部112输出“25”以作为第一延迟控制值151，输出“0.25”以作为第二延迟控制值152。并且，在第一延迟控制值151为“25”的情况下，第一延迟部133所包含的多个选择器143b之中的第25个第一延迟元件143的选择器143b中被输入“ 1”，除此之外的第一延迟元件143的选择器143b中被输入“O”。据此，在从第一延迟部133的输入端子到输出端子的信号传递路径上被串联连接有25个缓冲器143a。并且，在第二延迟控制值152为“0.25”的情况下，控制开关142c，以使得仅第二延迟部132中所包含的多个第二延迟元件142之中的第一个第二延迟元件142被附加电容142b，除此之外的第二延迟元件142不被附加电容142b。在此，在本本实施方式中，第一延迟元件143的延迟时间由于是第二延迟元件142的4倍，因此，“0.25”这个值相当于一个第二延迟元件142的延迟量。并且，上述的第一延迟控制值151以及第二延迟控制值152的格式仅为一个例子，不受在此的说明所限。例如，第一延迟控制值151以及第二延迟控制值152也可以是以每个第一延迟元件143或每个第二延迟元件142对应I比特的方式由多个比特构成，其中仅I比特为有效。并且，也可以是第一延迟控制值151以及第二延迟控制值152由多个比特构成，并以成为有效的比特数来表示值。并且一般而言，指令控制部120将延迟更新许可信号157在刷新期间以及数据发送期间进行输出，该刷新期间是数据接收部134没有进行工作的期间，该数据发送期间是从存储器控制装置100向SDRAM101发送数据的期间。并且，在针对数据发送部(图中未示出)使用延迟电路131的情况下，由于在数据发送期间不能进行延迟控制值的更新，因此，指令控制部120仅在刷新期间输出延迟更新许可信号157。接着，利用图3来说明延迟调整部111的功能。图3是存储器控制装置100进行的延迟量调整工作的流程图。首先，存储器控制装置100开始通常工作(SlOl)。此时，延迟调整控制部113保持从延迟计算部114接受的要求延迟量156。接着，延迟调整控制部113确认延迟更新许可信号157是否由指令控制部120输出了 (S102) ο在延迟更新许可信号157被输出的情况下(S102的“是”)，延迟调整控制部113将延迟控制值生成指示158输出到延迟控制值生成部112。接受了延迟控制值生成指示158的延迟控制值生成部112，生成第一延迟控制值151以及第二延迟控制值152，将生成的第一延迟控制值151以及第二延迟控制值152输出给延迟电路131 (S103)。另外，在延迟更新许可信号157没有被输出的情况下(S102的“否”)，接着，延迟调整控制部113判断，现在由延迟计算部114输出的新的要求延迟量156是否与该延迟调整控制部113所保持的要求延迟量156不同(S104)。在新的要求延迟量156该延迟调整控制部113所保持的要求延迟量156相同的情况下(S104的“否”)，延迟调整控制部113在此进行步骤S102以后的处理。另外，在新的要求延迟量156与该延迟调整控制部113所保持的要求延迟量156不同的情况下(S104的“是”)，接着，延迟控制值生成部112利用新的要求延迟量156，算出第一延迟控制值151以及第二延迟控制值152(S105)。并且，在此，延迟控制值生成部112还没有将算出的新的第一延迟控制值151以及第二延迟控制值152输出到延迟电路131。接着，延迟控制值生成部112判断算出的新的第一延迟控制值151是否与现在输出的第一延迟控制值151不同(S106)。在新的第一延迟控制值151与现在输出的第一延迟控制值151不同的情况下(S106的“是”)，延迟调整控制部113不更新第一延迟控制值151以及第二延迟控制值152，接着，进行步骤S102以后的处理。另外，在新的第一延迟控制值151与现在输出的第一延迟控制值151相同的情况下(S106的“否”)，换而言之，新的第一延迟控制值151与现在输出的第一延迟控制值151相同，且，新的第二延迟控制值152与现在输出的第二延迟控制值152不同的情况下，延迟控制值生成部112将新的第二延迟控制值152输出给第二延迟部132(S109)。在此，示出步骤S103以及步骤S105的计算例子。例如以上所述，在锁定值154为“101”，延迟设定值155为“25%”的情况下，要求延迟量156为“25.25”。在这种情况下，第一延迟控制值151为“25”，第二延迟控制值152为“0.25”。在接受了这些之后，在第一延迟部133，通过将“ I ”仅输入到第25个第一延迟元件143的选择器143b，以将信号传递路径设定为经过25个缓冲器143a。并且，在第二延迟部132，只有第一个电容142b有效，第一延迟元件143的四分之一的延迟量被设定。接着，锁定值变化为“102”的情况下(S104的“是”)，在步骤S105，延迟计算部114输出值为“25.50”的要求延迟量156。因此，延迟控制值生成部112重新生成值为“25”的第一延迟控制值151和值为“0.50”的第二延迟控制值152。另外，在该时刻，延迟控制值生成部112还没有将生成的第一延迟控制值151以及第二延迟控制值152输出到延迟电路131。接着，延迟控制值生成部112确认到第一延迟控制值151仍为“25”，没有从原来的值发生变更(S106的“否”)，则将值被更新为“0.5”的第二延迟控制值152输出给第二延迟部132。据此，在第二延迟部132，第一个和第二个这两个电容142b成为有效。因此，将第一延迟元件143的二分之一的延迟量设定到第二延迟部132。并且，例如，在锁定值154成为“105”的情况下，第一延迟控制值151为“26”，第二延迟控制值152为“0.25”。因此，由于第一延迟控制值151从原来的值“25”发生了变更(S106的“是”)，因此不进行延迟控制值的更新，而再次进行步骤S102以后的处理。如以上所述，本发明的实施方式I所涉及的存储器控制装置100，即使在延迟更新许可信号157没有被输出的情况下(刷新期间以外)，当第一延迟控制值151没有被更新时，更新第二延迟部132的延迟量。在此，第二延迟部132是即使延迟量发生变化，输出信号中也不易发生噪声的电路构成。因此，本发明的实施方式I所涉及的存储器控制装置100能够在不使噪声发生的情况下增加延迟量的更新频度。
据此，本发明的实施方式I所涉及的存储器控制装置100能够在不必停止数据传输的状态下，即使在系统的应用处于工作中也能够对延迟量进行调整。因此，本发明的实施方式I所涉及的存储器控制装置100不会对需要具有即时性的应用的执行产生影响，并且能够高精确度地对用于进行稳定的高速的数据传输的定时进行调整。而且，本发明的实施方式I所涉及的存储器控制装置100由于具备第一延迟部133，因此能够实现充分的延迟量调整范围，该第一延迟部133的特点是，在变更了延迟量的情况下，虽然输出信号中会发生噪声，但是延迟调整的范围较广。接着，利用图4对实际上的延迟控制值以及延迟时间是怎样变化的进行说明。图4记载了电压随着时间逐渐上升的情况下的例子。在电压上升时，每个缓冲器的延迟时间就会减少，锁定值154增大。(A)示出了该锁定值154的变化。并且，与此相对应的要求延迟量156由(B)示出。并且，由于要求延迟量156是反映了各个时刻的锁定值154的值，因此成为与各个时刻的理想的延迟控制值相同的值。与该延迟控制值相对应的延迟时间由(E)示出。并且(C)示出了以往方法中的在变更仅在延迟更新许可信号157被输出时的延迟控制值的情况下的延迟控制值的变化。并且，此时的延迟时间的变化由(F)示出。以下，将本发明的延迟控制值的变化(D)与此时的延迟时间的变化(G)合在一起进行说明。首先，在时刻tl延迟更新许可信号157被输出。据此，第一延迟控制值151以及第二延迟控制值152均被更新。因此，以往方法的延迟控制值(C)以及本发明的延迟控制值(D)均与理想的延迟控制值(B) —致。该处理与图3所示的步骤S102至S103的处理相对应。接着，时刻tl到时刻t2之间为延迟更新许可信号157没有被输出的期间。此时，在以往方法中，延迟控制值不被更新，而是取一定值。对此，在本发明为了依照图3所示的流程，因此直到第二延迟部132能够调整的延迟量的延迟控制值为止，延迟控制值发生变化。即，在此之间，理想的延迟控制值(B)与本发明的延迟控制值(D) —致。并且，该处理与图3所示的步骤S104至S107的处理相对应。接着，在时刻t2，理想的延迟控制值(B)达到第二延迟部132能够调整的延迟量的延迟控制值。换而言之，需要变更第一延迟部133的延迟量。因此，存储器控制装置100停止延迟控制值的更新。据此，延迟控制值取一定值。因此，仅在时刻t2到时刻t3之间，理想的延迟控制值(B)与本发明的延迟控制值(D)不同。该处理与图3所示的步骤S104至S106的“是”的情况下的处理相对应。接着，在时刻t3，下一个延迟更新许可信号157被输出，以往方法的延迟控制值(C)以及本发明的延迟控制值(D)均与理想的延迟控制值(B) —致。该处理与图3所示的步骤S102至S103的处理相对应。并且，从时刻t3到时刻t4之间也反复进行与时刻tl到时刻t3相同的处理。通过反复进行以上的处理，电压随着时间逐渐变化而上升的情况下，本发明所涉及的存储器控制装置100与以往方法相比较，能够将延迟电路131的延迟量控制成与理想的延迟量接近的状态。因此，本发明所涉及的存储器控制装置100与以往方法相比较，能够提高在高速进行数据收发时的稳定性。并且，图5示出了在电压随着时间逐渐下降的情况下的存储器控制装置100的工作例子。另外，详细的工作由于与图4的情况相同，因此省略说明。综上所述，本发明的实施方式I所涉及的存储器控制装置100即使在电压随着时间发生变化的情况下，也能够使延迟电路131的延迟量迎合到理想的延迟量。据此，存储器控制装置100能够实现更加稳定的高速数据传输。另外，在此虽然以电压随着时间发生变化的情况为例进行了说明，不过因温度等其他的要因而锁定值154发生变化的情况也是同样。并且，通过将第二延迟部132中所包含的第二延迟元件142的数量设定得较多，或者在图3的步骤S103所决定的第二延迟控制值152设置偏置值，从而能够不使图4所示的时刻t2到时刻t3的状态出现，或者能够使迎合理想的延迟量的幅度增大。并且，决定方法可以是仅迎合延迟控制值増加的方向或者是仅迎合减少的方向。相反，也可以通过对能够迎合的延迟量加以限制，来将构成第二延迟部132的第二延迟元件142的数量抑制到较少。并且，在图3所示的步骤S104，也可以不必即时地确认锁定值154的变化，而是以一定时间间隔来确认锁定值154的变化。S卩，延迟调整部111在延迟更新许可信号157没有被输出的情况下(S102的“否”)，可以以预先决定的一定时间间隔来更新第二延迟控制值152。这样，通过使判断处理具有充裕的时间，从而能够调整迎合锁定值154的变化的速度。并且，并非受限于按一定的期间来确认锁定值154的变化的方法，也可以是在新的要求延迟量156与保持的要求延迟量156的差分为一定值以上时执行步骤S105等的方法。图6是示出这种情况下的存储器控制装置100进行的延迟量调整工作的流程图。并且，图6的处理相对于图3所示的处理，步骤S114的处理与步骤S104的处理不同。具体而言，在步骤S114，延迟调整控制部113判断由现在延迟计算部114输出的新的要求延迟量156、与该延迟调整控制部113所保持的要求延迟量156的差分是否为预先决定的值以上。在新的要求延迟量156与该延迟调整控制部113所保持的要求延迟量156的差分不足预先决定的值的情况下(S114的“否”)，延迟调整控制部113再次进行步骤S102以后的处理。另外，在新的要求延迟量156与该延迟调整控制部113所保持的要求延迟量156的差分在预先决定的值以上的情况下(S114的“是”)，接着，延迟控制值生成部112利用新的要求延迟量156，生成第一延迟控制值151以及第二延迟控制值152(S105)。并且，以上所说明的存储器控制装置100不受限于与SDRAM101连接，而且也适用于与其他的种类的存储器连接的存储器控制装置。并且，本发明不依存于被安装的底板以及封装。并且，在上述的说明中，虽然是以将本发明所涉及的延迟电路131以及延迟控制部110适用于存储器控制为例进行了说明，不过也可以适用于存储器控制以外。S卩，本发明能够适用于进行延迟控制的延迟控制装置。例如，在进行数据收发的电路等需要进行高精度的延迟控制的情况下，本发明也能够适用。并且，在这样的延迟控制装置中，上述的数据接收部134也能够被替换为进行以下处理的处理部，即:进行利用了由延迟电路131生成的延迟信号153的处理，上述的刷新期间能够替换为无效期间，该无效期间是指该处理部不进行利用了延迟信号153的处理的期间，上述的数据接收期间能够替换为有效期间，该有效期间是指该处理部执行利用了延迟信号153的处理的期间。
(实施方式2)在本发明的实施方式2中，对上述的实施方式I所涉及的存储器控制装置100的变形例进行说明。图7是示出本发明的实施方式2所涉及的存储器系统20的构成的方框图。并且，在图7中对于与图1相同的构成要素赋予相同的符号，以下主要对与实施方式I的不同之处进行说明。图7所示的存储器系统20相对于图1所示的存储器系统10，存储器控制装置200所具备的指令控制部220以及延迟调整控制部213的功能，与存储器控制装置100所具备的指令控制部120以及延迟调整控制部113的功能不同。具体而言，延迟调整控制部213还输出给指令控制部220的延迟更新要求259。以下，利用图8对延迟调整部111的工作进行说明。图8是存储器控制装置200所进行的延迟量调整工作的流程图。并且，在步骤S106为“是”的情况下的处理与图3不同，除此以外的处理与图3相同。在新的第一延迟控制值151与现在输出的第一延迟控制值151不同的情况下(S106的“是”)，延迟调整控制部213将延迟更新要求259输出给指令控制部220 (S208)。指令控制部220在接受了延迟更新要求259的情况下，使现在处理的指令处理停止，之后，输出延迟更新许可信号157。因此，延迟调整控制部213接受延迟更新许可信号157(S102的“是”)，更新第一延迟控制值151以及第二延迟控制值152(S103)。综上所述，本发明的实施方式2所涉及的存储器控制装置200除了具有实施方式I所涉及的存储器控制装置100的功能以外，而且在延迟更新许可信号157没有被输出的情况下(刷新期间以外)，在第一延迟控制值151被更新的情况下，在停止了指令处理的状态下，能够更新延迟量。因此，本发明的实施方式2所涉及的存储器控制装置200能够进一步使延迟量的更新频度増加。接着，利用图9对实际上的延迟控制值以及延迟时间是怎样变化的进行说明。图9示出了在电压随着时间逐渐上升的情况下的存储器控制装置200的工作例子。并且，图9所示的㈧至(G)与图4相同。在时刻t2，在达到第二延迟部132能够调整的延迟量的延迟控制值的情况下，图8所示的步骤S208的处理被执行，延迟更新要求259从延迟调整控制部213输出。接着，指令控制部220接受延迟更新要求259，在时刻t5输出延迟更新许可信号157。据此，通过图8所示的步骤S102至S103的处理，理想的延迟控制值(B)与本发明的延迟控制值(D) —致。另外，在此虽然示出了电压随着时间逐渐上升的情况下的工作的例子，逐渐下降的情况下也是同样。并且，不仅是电压发生变化的情况，因温度等其他的要因发生变化的情况也是同样。综上所述，本发明的实施方式2所涉及的存储器控制装置200通过根据延迟更新要求259来使延迟更新许可信号157强制输出，从而能够使延迟值更加地迎合为理想的延迟值。另外，在步骤S106的条件判断中，在第一延迟控制值151不同的情况下，并非受限于即时执行步骤S209的方法，也可以利用以下的方法。图10是存储器控制装置200所进行的延迟量调整工作的変形例的流程图。并且，图10的处理相对于图8所示的处理添加了步骤S209的处理。具体而言，在步骤S105算出的新的第一延迟控制值151与现在输出的第一延迟控制值151不同的情况下(S106的“是”)，接着，延迟调整控制部113判断在步骤S105算出的新的第一延迟控制值151与现在的第一延迟控制值151的差分是否为预先决定的值以上(S209)。在新的第一延迟控制值151与现在的第一延迟控制值151的差分为不足预先决定的值的情况下(S209的“否”)，延迟调整部111不进行第一延迟控制值151以及第二延迟控制值152的更新，接着，进行步骤S102以后的处理。并且，在新的第一延迟控制值151与现在的第一延迟控制值151的差分为预先决定的值以上的情况下(S209的“是”)，接着，延迟调整控制部213将延迟更新要求259输出给指令控制部220 (S208)。据此，能够抑制输出延迟更新要求259的频度。并且，在延迟更新要求259被输出的情况下，指令控制部220能够一边发行刷新指令，一边输出延迟更新许可信号157。或者，在数据控制部130具备数据发送部和数据接收部的情况下，能够将给数据发送部的延迟更新许可信号157、与给数据接收部的延迟更新许可信号157区分开，并能够控制延迟调整部111分别以不同的定时对数据发送部进行延迟调整以及对数据接收部进行延迟调整。并且，上述虽然以源同步方式的数据传输为例进行了说明，不过，本发明并非受这些所限定，延迟量的调整能够对应于所需的所有的系统。并且，上述的实施方式I至2所涉及的存储器系统10以及20中所包含的各个处理部典型地能够作为集成电路的LSI来实现。这些可以单独地被制成一个芯片，也可以将这些的一部分或全部包含在一个芯片中。并且，集成电路化的方法不仅限于LSI，也可以以专用电路或通用处理器来实现。在LSI制造后，也可以利用可编程的FPGA(Field Programmable Gate Array:现场可编程门阵列)或利用能够将LSI内部的电路单元的连接以及设定重新构建的可重装处理器。并且，本发明的实施方式I至2所涉及的存储器系统10以及20的功能的一部分也可以通过CPU等处理器执行程序来实现。而且，本发明可以是上述的程序，也可以是记录有上述的程序的记录介质。并且，上述的程序是能够经由互联网等传输介质来流通的。并且，也可以对上述的实施方式I至2所涉及的存储器系统以及其变形例的功能的之中的一部分进行组合。并且，以上所使用的数字均为用于对本发明进行具体说明的例子，本发明不受这些例子中的数字所限。并且，以高/低表示的逻辑等级或以ON (接通)/OFF (断开)表示的开关状态仅为对本发明进行具体说明的一个例子，也可以对这些例子中的逻辑等级或开关状态进行不同的组合，也能够得到同样的效果。并且，本发明不仅能够作为上述的存储器系统来实现，而且能够作为存储器系统中所包括的存储器控制装置或延迟电路来实现。并且，本发明也可以作为包括该存储器系统的信息终端设备等来实现。
并且，以上所说明的步骤的执行顺序仅为对本发明进行说明的具体的例子，也可以是除上述以外的顺序。并且，上述步骤的一部分也可以与其他的步骤同时(并行)执行。而且，在不脱离本发明的主旨的情况下，本领域技术人员对本实施方式所想到的范围内的各种变形例子均包含在本发明的范围之内。工业实用性如以上说明，本发明能够适用于延迟电路、延迟控制装置、存储器控制装置以及存储器系统。并且，本发明能够适用于包括存储器系统的便携式电话设备、个人电脑、以及便携式信息终端等信息终端设备。符号说明10,20 存储器系统100,200 存储器控制装置101SDRAM (同步动态随机存取存储器)110延迟控制部111延迟调整部112延迟控制值生成部113，213 延迟调整控制部114延迟计 算部115MasterDLL (延迟锁定环)116延迟设定部120,220 指令控制部130数据控制部131延迟电路132第二延迟部133第一延迟部134数据接收部142第二延迟元件142a, 143a 缓冲器142b电容142c开关143第一延迟元件143b选择器151第一延迟控制值152第二延迟控制值153,160 延迟信号154锁定值155延迟设定值156要求延迟量157延迟更新许可信号158延迟控制值生成指示
259延迟更新要求
权利要求
1.一种延迟电路，具备被串联连接的第一延迟部以及第二延迟部，该第一延迟部以及第二延迟部通过使输入信号延迟来生成延迟信号， 所述第一延迟部，具有第一信号传递路径，按照第一延迟控制信号，对所述第一信号传递路径之中的传递所述输入信号的信号传递路径进行切换，从而变更使所述输入信号延迟的第一延迟量； 所述第二延迟部，具有第二信号传递路径，针对传递所述输入信号的所述第二信号传递路径不进行切换，而是按照第二延迟控制信号，来变更使所述输入信号延迟的第二延迟量。
2.如权利要求1所述的延迟电路， 所述第一延迟部，按照所述第一延迟控制信号，对所述第一信号传递路径之中的传递所述输入信号的信号传递路径进行切换，从而变更该信号传递路径上的串联连接的栅极元件的数量； 所述第二延迟部，按照所述第二延迟控制信号，通过变更被附加到所述第二信号传递路径的电容的大小，来变更所述第二延迟时间。
3.—种延迟控制装置，具备: 权利要求1所述的所述延迟电路； 延迟调整部，生成所述第一延迟控制信号以及所述第二延迟控制信号；以及 处理部，利用由所述延迟电路生成的所述延迟信号来进行处理； 所述延迟调整部进行以下的更新: 在所述处理部没有进行利用了所述延迟信号的处理的无效期间，通过更新所述第一延迟控制信号以及所述第二延迟控制信号，来更新所述第一延迟量以及所述第二延迟量， 在所述处理部进行利用了所述延迟信号的处理的有效期间，通过更新所述第二延迟控制信号，来更新所述第二延迟量。
4.如权利要求3所述的延迟控制装置， 延迟调整部，在所述有效期间中，以预先决定的一定的时间间隔，来更新所述第二延迟控制信号。
5.如权利要求3所述的延迟控制装置， 所述延迟控制装置还具备延迟检测部，该延迟检测部检测基准延迟量，该基准延迟量示出该延迟控制装置在现在的工作环境中的延迟量的指标； 所述延迟调整部，按照所述基准延迟量，生成所述第一延迟控制信号以及所述第二延迟控制信号。
6.如权利要求5所述的延迟控制装置， 所述延迟调整部，在所述有效期间中，在由所述延迟检测部新检测出的所述基准延迟量、与进行该检测之前的最后更新所述第二延迟控制信号之时的所述基准延迟量的差分比预先决定的值大的情况下，更新所述第二延迟控制信号。
7.如权利要求5所述的延迟控制装置， 所述延迟调整部，在所述有效期间中， 按照由所述延迟检测部新检测出的所述基准延迟量，算出新的所述第一延迟控制信号以及新的所述第二延迟控制信号，在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号相同的情况下，将所述新的第二延迟控制信号输出到所述第二延迟部，从而更新所述第二延迟量， 在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号不同的情况下，不更新所述第一延迟量以及所述第二延迟量。
8.如权利要求5所述的延迟控制装置， 所述延迟调整部，在所述有效期间中， 按照由所述延迟检测部新检测出的所述基准延迟量，算出新的所述第一延迟控制信号以及新的所述第二延迟控制信号， 在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号相同的情况下，将所述新的第二延迟控制信号输出到所述第二延迟部，从而更新所述第二延迟量， 在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号不同的情况下，将所述处理部控制成不进行利用了所述延迟信号的处理之后，更新所述第一延迟控制信号以及所述第二延迟控制信号。
9.如权利要求8所述的延迟控制装置， 所述延迟调整部，在所述有效期间中，在算出的所述新的第一延迟控制信号与现在的所述第一延迟控制信号之间的差分为预先决定的值以上的情况下，将所述处理部控制成不进行利用了所述延迟信号的处理之后，更新所述第一延迟控制信号以及所述第二延迟控制信号。
10.一种存储器控制装置，从存储器中读出数据， 该存储器控制装置具备权利要求5所述的所述延迟控制装置； 所述输入信号是从所述存储器输出的选通信号； 所述处理部利用所述延迟信号，来取入从所述存储器输出的数据。
11.一种信息终端设备，具备: 存储器；以及 从所述存储器读出数据的权利要求10所述的所述存储器控制装置。
全文摘要
本发明所涉及的延迟电路(131)通过使输入信号延迟来生成延迟信号(153)，该延迟电路(131)具备被串联连接的第一延迟部(133)和第二延迟部(132)，第一延迟部(133)具有第一信号传递路径，按照第一延迟控制值(151)，通过对第一信号传递路径中的传递输入信号的信号传递路径进行切换，从而变更使输入信号延迟的第一延迟量，第二延迟部(132)具有第二信号传递路径，不切换传递输入信号的第二信号传递路径，而是按照第二延迟控制值(152)，来变更使输入信号延迟的第二延迟量。
文档编号H03K5/14GK103168420SQ20118005053
公开日2013年6月19日 申请日期2011年10月20日 优先权日2010年11月1日
发明者村上大辅 申请人:松下电器产业株式会社