专利名称：用于并联布置的多个迭代解码器的低延时simd架构的制作方法
技术领域：
本发明的实施例总体上涉及解码器，特别地，涉及用于并联布置的多个迭代解码器的低延时SMD架构。
背景技术：
这里提供的背景技术描述是为了总体上呈现公开内容的背景的目的。当前具名的发明人的工作在这一背景技术部分中描述该工作的程度上以及该描述的可以在提交时未另外限定为现有技术的方面既未被明示地也未被暗示地承认为相对于本公开内容的现有技术。许多形式的电子通信在操纵数据时使用迭代功能。例如，当在无线网络中接收通信时，系统可以将迭代功能用于纠错以帮助保证通信的数据的完整性。然而，在一些系统中，这些功能可能变成瓶颈的来源。瓶颈可能基于造成增加低效率的某些因素而出现。例如，不同通信信道可以具有不同信噪比。使用控制器的更少复杂性的系统在处理来自具有不同特性的信道的数据时遭遇加剧的延时。另一方面，尽管将单独控制器用于每个信道可以减轻这一问题，但是消耗更多功率并且需要附加芯片空间以用于额外的控制器。因而，用于迭代解码器的单控制器方式和多控制器方式二者受缺点困扰。
发明内容
在一个实施例中，一种装置包括被配置用于接收待解码的数据的解码器集合。该装置还可以包括被配置用于单独地控制每个解码器以基于转变点的出现启动解码序列的控制器。转变点是针对解码器集合迭代地出现并且基于解码序列中的迭代的全局转变。在一个实施例中，控制器被配置用于如果关联缓冲器充满则在转变点从缓冲器向解码器中移位数据的块。控制器还可以被配置用于在与解码器集合中的第一解码器相关联的缓冲器尚未从关联信道接收输入持续预定时间段时控制第一解码器以在给定的转变点出现时关停。另外，在一个实施例中，控制器被配置用于通过以下操作单独地控制来自解码器集合的每个解码器:控制解码器集合中的第一解码器以在第一转变点出现时启动第一解码序列并且在第一解码器解码之时控制解码器集合中的第二解码器以当在第一解码序列中的在迭代之后出现的第二转变点出现时启动第二解码序列。在一个实施例中，一种方法包括针对数据监视与解码器集合相关联的信道集合。该方法包括单独地控制来自解码器集合的每个解码器以在转变点出现时启动解码序列，转变点是针对解码器集合迭代地出现并且基于解码序列中的迭代的全局转变。该方法包括单独地控制每个解码器以通过在一个转变点向解码器中移位数据的块以启动解码序列来启动解码序列。该方法还包括在选择的解码器未从信道接收输入持续预定时间段时并且在转变点出现时控制选择的解码器关停。该方法包括通过以下操作控制来自解码器集合的每个解码器:控制解码器集合中的第一解码器以在第一转变点出现时启动第一解码序列并且在第一解码器解码之时控制解码器集合中的第二解码器以当在第一解码序列中的在迭代之后出现的第二转变点出现时启动第二解码序列。在另一实施例中，一种集成电路包括解码器集合，其中解码器集合中的每个解码器被配置用于从关联信道接收待解码的数据。该集成电路包括被配置用于单独地控制来自解码器集合的每个解码器以在转变点出现时启动解码序列的控制器，其中转变点是针对解码器集合迭代地出现并且基于解码器集合中的解码器中的至少一个解码器的解码序列中的迭代的全局转变。
并入于说明书中并且构成说明书的一部分的附示了公开内容的各种系统、方法和其它实施例。容易理解，图中的所示单元边界(例如，框、框组或者其它形状)代表边界的一个示例。在一些示例中，可以将一个单元设计为多个单元或者可以将多个单元设计为一个单元。在一些示例中，可以将如下单元实施为外部部件，该单元被示出为另一单元的内部部件，并且反之亦然。另外，单元可以未按比例绘制。图1图示了与用于高吞吐量迭代解码器的低延时架构相关联的装置的一个实施例。图2图示了与用于高吞吐量迭代解码器的低延时架构相关联的方法的一个实施例。图3图示了与用于高吞吐量迭代解码器的低延时架构相关联的方法的一个实施例。图4图示了与用于高吞吐量迭代解码器的低延时架构相关联的时序方案的一个实施例。图5图示了与纠错解码相关联的时序方案的一个实施例。图6图示了与用于高吞吐量迭代解码器的低延时架构相关联的集成电路的一个实施例。
具体实施例方式这里描述与用于高吞吐量迭代解码器的低延时架构相关联的示例方法、装置和其它实施例。在一个实施例中，该架构包括单指令多数据(SIMD)架构。通过控制解码器以在迭代的粒度独立地开始解码序列而不是等待一起启动多个解码器来减少用于迭代解码器的处理延时。通过引入用于解码器在迭代时开始新解码序列而其它解码器在解码序列内的能力，将最大等待时间减少至一个迭代。因而，可以在具有单个控制器的低延时架构中实施迭代解码器，比如纠错解码器(例如，低密度奇偶校验(LDPC)解码器、软输出Viterbi算法(SOVA)解码器)。单个控制器用更细微粒度操作。以这一方式，比如SMD架构这样的架构可以用于更低的芯片面积和减少的复杂性以实施一种用于迭代解码的更时间和功率高效的方式。参照图1，示出了用于迭代解码的装置100的一个实施例。在一个实施例中，装置100包括控制器110和解码器120a-120n的集合。解码器120a_120n的集合例如各自被配置用于从关联缓冲器130a-130n接收数据块。应当理解，在其它实施例中，解码器120a_120n的集合可以被配置用于从单个缓冲器或者数目比解码器的数目更多或者更少的各种数目的缓冲器接收输入。然而，出于本讨论的目的，将讨论解码器120a-120n的集合为分别从一个关联缓冲器130a-130n接收输入(例如，一个缓冲器连接到一个解码器)。此外，缓冲器130a-130n的集合可以例如从相应信道接收输入数据。在一个实施例中，信道可以例如是无线联网信道、有线联网信道、系统总线或者其它电子通信途径。在一个实施例中，装置100提供用于高吞吐量迭代解码器的低延时架构。在一个实施例中，控制器110被配置用于单独地控制解码器120a_120n的集合中的每个解码器。控制器110可以通过启动解码器(例如，解码器120a)以对来自缓冲器130a的数据块执行解码序列来单独地控制解码器120a。控制器110被配置用于在第二解码器(例如，解码器120b)在解码另一数据块的过程中、但是在迭代之间的转变点时启动解码序列。如下文将更具体描述的那样，解码序列包括随时间的多个转变点和多个迭代。在一个实施例中，控制器110通过向一个解码器提供与向其它解码器提供的指令独立的指令来在每个迭代单独地控制每个解码器。以这一方式，例如，控制器110可以使一个解码器开始解码序列而使另一解码器被关断并且使又一解码器继续解码序列中的下一迭代。在迭代单独地控制解码器由于解码序列中的迭代的频繁出现而提供更细微的控制粒度。解码序列包括多个迭代，其中每个迭代包括操作集合。在解码序列期间，解码器迭代地执行操作集合直至例如发现码字。迭代由在操作集合的每个重复之间出现的转变点分离。在这些转变点，控制器Iio被配置用于例如启动解码器120a-120n的集合中的一个或者多个解码器以开始解码数据块。在一个实施例中，控制器110通过在转变点从缓冲器向解码器中移位数据块来启动解码器以开始解码。在其它实施例中，控制器110控制解码器以在转变点出现时执行不同动作。例如，控制器110可以控制解码器以停止对数据块解码、继续对数据块解码、关停等等。以这一方式，控制器Iio被配置用于通过具有对解码器120a-120n的集合的更细微水平的控制来减少与迭代数据解码相关联的延时。图2图示了用于低延时迭代解码器的方法200的一个实施例。出于图2的讨论的目的，引用解码器和缓冲器是指如图1中所示的一个解码器(例如，解码器120a)和一个关联缓冲器(例如，缓冲器130a)而不是解码器集合。然而，应当理解，方法200可以操作以同时控制多个解码器。此外，在一些实施例中，可以实施图1的控制器110以执行方法200。在210，方法200通过针对来自信道(例如，无线信道)的输入监视与解码器相关联的缓冲器来开始。可以在随机时间间隔分段地在缓冲器中接收输入。因此，方法200监视缓冲器以确定何时转到220。将参照图3和确定缓冲器是否不活跃来更具体地讨论块210。在220，当在缓冲器中接收输入之后，方法200转到确定缓冲器是否具有预定数量的数据(例如，充满或者已经达到阈值水平)。在一个实施例中，充满的缓冲器等于待解码的一个完整数据块。在220，如果缓冲器尚未接收预定数量的数据，则方法200转回210并且继续监视输入。在一个实施例中，解码器可以在无完整数据块时不开始解码序列。因此，方法200监视缓冲器(在210)并且连续确定缓冲器是否充满(在220)。例如，解码器(例如，解码器120a)可以被配置用于对具有预定义长度(例如，长度为1944比特)的数据块执行解码序列。然而，可以在部分组块(chunk)(例如，256比特或者512比特)中和/或在随机时间间隔在缓冲器中从信道接收块的比特。因而，为了使等待时间最少，监视缓冲器以使得一旦它充满，则方法200可以立即转到下一解码动作。因此，在220如果缓冲器具有预定数量的数据，则方法200转到230以使得解码器可以对现在在缓冲器中的完整数据块开始解码序列。然而，在解码器开始解码序列之前，方法200等待转变点出现。因而，在230，方法200确定是否已经达到转变点。如果处理位于转变点，则方法200转到240，其中启动解码器以开始解码序列。然而，如果尚未达到转变点，则方法200在转到240之前等待直至转变点出现。以这一方式使用转变点例如提供用于使用单个控制器(例如，控制器110)以用更细微粒度控制多个解码器的能力。在一个实施例中，转变点是例如基于全局时钟的全局转变点。例如，控制器110(图1中所示)可以根据方法200操作以根据全局时钟控制器解码器120a-120n的集合。在一个实施例中，控制器110在来自全局时钟的信号出现时向解码器120a-120n的集合提供指令。全局时钟例如提供在如下时间迭代地出现的周期信号，该时间是解码序列中的迭代的长度。以这一方式，控制器110可以独立地控制每个解码器以在迭代的粒度而不是在整个解码序列结束时改变、维持、开始动作和/或结束动作。例如，控制器110可以在第二解码器从解码序列中的一个迭代向下一迭代转变之时启动第一解码器以开始解码序列。因此，控制器110可以例如控制解码器以与由另一解码器执行的动作独立地执行动作而不需要等待在与其它解码器相同的时间开始解码过程。图3图示了与如在方法200的块210讨论的监视缓冲器相关联的操作的更具体视图。在一个实施例中，块210可以包括执行附加动作，这些附加动作例如减少装置(例如，装置100)中的功率消耗。例如，在212，方法200确定是否已经在缓冲器中接收输入。如在图2的210中那样，212如果已经接收输入则转到图2的块220以确定缓冲器是否充满(例如，已经接收全数据块)。然而，如果缓冲器未接收输入，则方法200转到214以确定缓冲器是否不活跃或者已经变成不活跃。在214，方法200检查定时器以确定预定时间段是否到期而缓冲器未接收任何输入。在214，如果定时器尚未到期，则方法200转回212，因为缓冲器尚未达到用于断定缓冲器为不活跃的充分不活跃时间段。然而，如果定时器已经到期，则断定缓冲器为不活跃，这也意味着它的关联解码器为不活跃。方法200继而转到216，其中关停与不活跃缓冲器相关联的解码器。以这一方式，可以标识和关停装置(例如，装置100)中的不活跃解码器以节约功率。在其它实施例中，在定时器在214到期时，方法200在关停解码器之前等待全局转变点出现。由于全局转变点每个迭代出现一次，所以可以用低延时关停或者重启解码器而不是等待整个解码序列完成。图4将参照来自图1的装置100和来自图2的方法200进行讨论。图4图示了与用于迭代解码器的低延时架构相关联的时序图400。在图4中，用灰色示出用于解码器的等待时间，用INPUT#标注在缓冲器接收输入时的时段，并且用DECODE#标注在解码器执行解码序列时的时段。图4示出了分别与四个单独解码器410、解码器415、解码器420和解码器425 (例如，来自图1的解码器120a、解码器120b、解码器120c和解码器120η)相关联的四个单独时间线。例如，在时间点430，考虑完整数据块(INPUT3)已经填充了用于解码器425的缓冲器。控制器(例如，图1的控制器110)单独地控制解码器425以对INPUT3数据开始解码序列DEC0DE3。时间430是全局转变在INPUT3填充缓冲器之后并且在控制器可以启动解码器序列DEC0DE3时的第一次出现(例如，图2的220和230同时出现)。具有充满的输入缓冲器的下一解码器是解码器415。然而，INPUTl在全局转变点之间完成填充它的缓冲器，并且因此解码器415等待直至全局转变435以启动解码序列DEC0DE1。这里，解码器415等待迭代440的部分以开始解码序列DEC0DE1，因为发现缓冲器在转变点之间充满。与解码器415相似，解码器410和解码器420在它们分别接收完整数据块INPUTO和INPUT2之后在启动解码序列DEC0DE0和DEC0DE2之前分别仅等待部分迭代时间445和450。以这一方式，全局转变点通过提供更细微粒度的控制来减少每个解码器的延时。应当注意，在DEC0DE0和DEC0DE1之后图示的被标注为“WAIT”的等待时间是依赖于从信道接收输入的缓冲器输入等待时间而不是如在时间段440、445和450的情况下那样与等待从全局转变点启动解码器相关联的等待时间。图5图示了时序方案500，该时序方案未使用全局转变点但是作为替代同时启动用于解码器集合的解码。将与图4对比讨论图5以示出图4的技术如何减少解码延时的示例。例如，图4图示了使用全局转变点来控制解码器，比对图5图示了仅在通用STREAM-1N超时时段之后启动解码器。为了对比两图，先考虑在图5中单独解码器510、解码器515、解码器520和解码器525未如在图4中那样独立地开始解码序列。作为替代，在图5中，解码仅在STREAM-1N超时到期时开始。STREAM-1N超时是预选的时间，该时间旨在于涵盖为了接收输入而需要的最大时间和为了对输入执行解码序列而需要的最大时间。在STREAM-1N超时在时间点530到期时，同时启动等待开始解码序列的所有解码器(例如，解码器510、解码器515和解码器525)。如果解码器(例如，解码器520)尚未接收它的全输入(INPUT2)并且因此未准备好在STREAM-1N超时到期时解码，则解码器520必须在解码开始之前等待直至下一 STREAM-1N超时在时间540到期(例如，在等待时段560之后)。在一些实施例中，使用STREAM-1N超时造成加剧的等待时间和增加的解码延时。此外，即使用于解码器510、解码器515和解码器525的缓冲器在初始STREAM-1N超时在时间530到期之前充满，等待时间比如等待550仍然由于用于达到解码启动点530和540的更长时间而出现。对于图5中的定时方案500，最大等待时间是整个STREAM-1N超时。此外，在一个实施例中，即使STREAM-1N超时旨在于涵盖用于任何给定的信道的最大解码时间，具有不良信噪比的一些信道仍然可以使用比STREAM-1N超时更多的时间来解码。当信道在STREAM-1N超时到期出现时仍然在解码时，新解码序列(例如，在530的INPUTO、INPUTl和INPUT3)不能开始。因而，等待时间可能变成甚至更加剧，因为解码器继而在无其它解码器在待开始的解码序列中时等待直至STREAM-1N超时的下次到期。对照而言，在图4中，最大等待时间是解码序列中的一个解码迭代(例如，时间段455)。例如，考虑来自图4的用于开始解码序列的等待时间比对来自图5的等待时间。在图4中，等待时间由440、445和450代表，而在图5中，它们由550、560、570和580代表。图4中所示的方案400具有比图5的方案500中的延时更低的延时。图6图示了用单独集成电路和/或芯片配置的来自图1的装置100的另一实施例。在这一实施例中，将来自图1的控制器110体现为单独集成电路610。附加地，在个别集成电路620上体现解码器120a-120n的集合。也在个别集成电路630上体现缓冲器130a_130n的集合。经由连接路径连接电路以传达信号。尽管将集成电路610、620和630图示为单独集成电路，但是可以将它们集成为共同集成电路板600或者芯片。在一个实施例中，集成电路板600例如是网络接口卡(NIC)、无线NIC、存储设备控制器等。此外，可以将集成电路610、620和630组合成比所示集成电路更少的集成电路或者划分成更多集成电路。在另一实施例中，可以将集成电路620和610中所示的解码器120a-120n的集合和控制器110组合成单个专用集成电路。在更多其它实施例中，可以将与解码器120a-120n的集合和控制器110相关联的功能体现为可由处理器执行的固件。在一个实施例中，解码器120a-120n的集合是低密度奇偶校验(LDPC)解码器、Turbo解码器、软输出Viterbi算法(SOVA)解码器与LDPC解码器的组合等。在更多实施例中，集成电路610和620可以是单指令多数据(SMD)处理器。另外，在一个实施例中，集成电路630可以仅包括连接到解码器120a_120n的集合中的每个解码器的单个缓冲器。例如，缓冲器130a-130n的集合中的缓冲器数目可以在数目上变化比解码器120a-120n的集合中的解码器数目更多或者更少。在其中存在比解码器数目更多的缓冲器的一个实施例中，一个或者多个解码器可以具有多个输入。类似地，在其中存在比解码器数目更少的缓冲器的一个实施例中，一个或者多个缓冲器可以共享解码器。下文包括这里运用的所选术语的定义。定义包括落入术语的范围内并且可以用于实施的部件的各种示例和/或形式。示例并非旨在于限制。术语的单数和复数形式二者可以在定义内。引用“一个实施例”、“实施例”、“一个示例”、“示例”等指示这样描述的实施例或者示例可以包括特定特征、结构、特性、性质、单元或者限制，但是并非每个实施例或者示例必然包括该特定特征、结构、特性、性质、单元或者限制。另外，反复使用短语“在一个实施例中”虽然可以但是未必指代相同实施例。“逻辑”如这里所用包括但不限于用于执行功能或者动作和/或引起来自另一逻辑、方法和/或系统的功能或者动作的硬件、固件、在非瞬态介质上存储或者在机器上执行的指令和/或各项的组合。逻辑可以包括软件控制的微处理器、分立逻辑(例如，ASIC)、模拟电路、数字电路、编程的逻辑器件、包含指令的存储器设备等。逻辑可以包括一个或者多个门、门组合或者其它电路部件。在描述多个逻辑时，可以有可能向一个物理逻辑中并入多个逻辑。类似地，在描述单个逻辑时，可以有可能在多个物理逻辑之间分布该单个逻辑。可以使用逻辑单元中的一个或者多个逻辑单元来实施这里描述的部件和功能中的一个或者多个部件和功能。尽管出于说明简化的目的而示出和描述所示方法为一系列块。但是方法不受块的顺序限制，因为一些块可以按与示出和描述的顺序不同的顺序和/或与其它块并行发生。另外，少于所有所示块可以用来实施示例方法。可以组合块或者将块分离成多个部件。另夕卜，附加和/或备选方法可以运用附加的未图示的块。
在具体实施方式
或者权利要求中运用术语“包括(include) ”的程度上，它旨在于以与术语“包括(comprise) ”相似的方式有包含意义，因为该术语在运用时解释为权利要求中的过渡词。尽管已经通过描述示例来举例说明示例系统、方法等并且尽管已经用相当多的细节描述示例，但是申请人的意图不是约束或者以任何方式使所附权利要求的范围限于这样的细节。当然不可能出于描述这里描述的系统、方法等的目的而描述每个可设想的部件或者方法组合。因此，公开内容不限于示出和描述的具体细节、有代表性的装置和示例示例。因此，本申请旨在于涵盖落入所附权利要求书的范围内的变更、修改和变型。
权利要求
1.一种装置(100)，包括: 解码器(120)集合，其中所述解码器(120)集合中的每个解码器(120)被配置用于接收待解码的数据；以及 控制器(110)，被配置用于单独地控制来自所述解码器(120)集合的每个解码器以基于转变点的出现启动解码序列，其中所述转变点是针对所述解码器集合迭代地出现并且基于解码序列中的迭代的全局转变。
2.根据权利要求1所述的装置，其中所述控制器被配置用于如果关联缓冲器充满则在所述转变点从所述缓冲器向解码器中移位所述数据的块以启动所述解码序列。
3.根据权利要求1所述的装置，其中所述控制器(110)被配置用于在第二解码器对所述数据的第二块解码时启动第一解码器以对所述数据的第一块解码。
4.根据权利要求1所述的装置，其中所述控制器(110)被配置用于在与所述解码器集合中的第一解码器相关联的缓冲器尚未从关联信道接收输入持续预定时间段时控制所述第一解码器以在给定的转变点出现时关停。
5.根据权利要求1所述的装置，其中所述控制器(110)被配置用于通过以下操作单独地控制来自所述解码器集合的每个解码器: 控制所述解码器(120)集合中的第一解码器以在第一转变点出现时启动第一解码序列并且在所述第一解码器解码之时控制所述解码器集合中的第二解码器以在当所述第一解码序列中的在迭代之后出现的第二转变点出现时启动第二解码序列。
6.根据权利要求1所述的装置，其中所述解码器(120)集合是低密度奇偶校验(LDPC)解码器、Turbo解码器或者组合的软输出Viterbi算法(SOVA)和LDPC解码器，并且其中所述装置(100)与网络接口卡(NIC)集成。
7.根据权利要求1所述的装置，其中所述装置(100)是单指令多数据(SMD)处理器。
8.一种方法，包括: 针对数据监视与解码器集合相关联的信道集合；以及 单独地控制来自所述解码器集合的每个解码器以基于转变点的出现启动解码序列，其中所述转变点是针对所述解码器集合迭代地出现并且基于解码序列中的迭代的全局转变。
9.根据权利要求8所述的方法，其中单独地控制每个解码器以启动解码序列包括在一个转变点向解码器中移位所述数据的块以启动所述解码序列。
10.根据权利要求8所述的方法，其中单独地控制每个解码器包括在第二解码器对第二数据块解码之时启动第一解码器以对第一数据块解码。
11.根据权利要求8所述的方法，还包括在选择的解码器未从信道接收输入持续预定时间段时并且在转变点出现时控制所述选择的解码器关停。
12.根据权利要求8所述的方法，其中单独地控制来自所述解码器集合的每个解码器包括: 控制所述解码器集合中的第一解码器以在第一转变点出现时启动第一解码序列并且在所述第一解码器解码之时控制所述解码器集合中的第二 解码器以当在所述第一解码序列中的在迭代之后出现的第二转变点出现时启动第二解码序列。
13.根据权利要求8所述的方法，其中针对数据监视与解码器集合相关联的信道集合包括监视与所述解码器集合相关联的缓冲器集合，并且其中单独地控制每个解码器包括如果关联缓冲器已经接收预定数量的数据则在转变点出现时启动解码器以成为解码序列。
14.一种集成电路(100，600)，包括: 解码器(120)集合，其中所述解码器集合中的每个解码器被配置用于从关联信道接收待解码的数据；以及 控制器(110)，被配置用于单独地控制来自所述解码器集合的每个解码器以在转变点出现时启动解码序列，其中所述转变点是针对所述解码器集合迭代地出现并且基于所述解码器集合中的所述解码器中的至少一个解码器的解码序列中的迭代的全局转变。
15.根据权利要求14所述的集成电路，其中所述控制器(110)被配置用于在转变点向解码器中移位所述数据的块以启动所述解码序列。
16.根据权利要求15所述的集成电路，其中所述控制器(110)被配置用于如果关联缓冲器充满则在转变点从 所述关联缓冲器向解码器中移位所述数据的所述块，其中所述解码器(120)集合中的每个解码器被配置用于通过关联缓冲器从关联信道接收数据。
17.根据权利要求14所述的集成电路，其中所述控制器(110)被配置用于在第二解码器对所述数据的第二块解码之时启动第一解码器以对所述数据的第一块解码。
18.根据权利要求14所述的集成电路，其中所述控制器(110)被配置用于在所述解码器集合中的解码器尚未从关联信道接收输入持续预定时间段时控制所述解码器以在转变点出现时关停。
19.根据权利要求14所述的集成电路，其中所述控制器(110)被配置用于通过以下操作单独地控制来自所述解码器(120)集合的每个解码器: 控制所述解码器(120)集合中的第一解码器以在第一转变点出现时启动第一解码序列并且在所述第一解码器解码之时控制所述解码器集合中的第二解码器以当在所述第一解码序列中的在迭代之后出现的第二转变点出现时启动第二解码序列。
20.根据权利要求14所述的集成电路，其中所述全局转变是跟踪解码序列中的迭代的时钟，并且所述控制器(110)被配置用于至少部分基于所述时钟单独地控制每个解码器。
全文摘要
一种装置(100)包括缓冲器(130)集合，用于从相应信道接收输入，迭代信道解码器(120)集合，被配置用于从它们的相应缓冲器接收数据，以及控制器(110)，被配置用于单独地控制每个解码器以基于与解码器中的迭代同步地针对解码器集合定期地出现的全局转变点的出现启动解码序列。
文档编号H03M13/37GK103155420SQ201180049082
公开日2013年6月12日 申请日期2011年12月23日 优先权日2011年1月7日
发明者N·库马尔, 姚恩龄 申请人:马维尔国际贸易有限公司