专利名称：具有三级dac元件的流水线结构的adc的制作方法
技术领域：
本文涉及流水线结构的模数转换器(ADC)，并且具体涉及具有三级或三态数模转换器(DAC)部分或开关的流水线结构的ADC。
背景技术：
图1示出常规流水线结构的ADC100的示例。ADC100 —般包括向数字输出电路106提供数字信号的流水线结构(其接收模拟输入信号AIN)，以便可以产生数字输出信号DOUT0该流水线结构通常包括缓冲器108、输出ADC104以及ADC级102-1到102-N (其通常按顺序排列)。ADC级102-1到102-N中的每个通常包括跟踪且保持(T/Η)电路112、子ADC118、DAC120以及余量放大器122。在工作中，如这个示例所示，用于每个ADC级102-1到102-N的T/Η电路112接收输入信号(即，信号AIN或者来自之前级的余量)，以及基于时钟信号CLK采样该信号。子ADC118 (其也使用时钟信号CLK)将该采样转换为数字信号，其被提供给数字输出电路106和DAC120。接着，余量放大器122放大被采样信号(来自VH电路112)与DAC120的输出之间的差值，其是该级的余量信号或余量。接着，该序列中的最后ADC级102-N向输出ADC104提供其余量，该输出ADC104向数字输出电路106提供数字信号。图2示出DAC120n的更详细示例。通常，子ADC118是具有2n级的粗糙ADC，其可以向DAC120提供控制字。这个控制字可以是以2n级编码的温度计，并且可以被用于控制DAC开关202-1到202-R (其中，每个开关202-1到202-R可以产生“+I”或“_1”)。为了实现这个目标，控制信号(其通常从该控制字获得)可以被提供给晶体管QUl到QUR以及QDl到QDR，以便能够从“+I”或“-1”路径获得电流(通过相应的电流源204-1到204-R)。不过，问题是，即使不考虑DAC120的编码，来自电流源204-1到204-R的噪声会在余量放大器122的输出端被观察到。存在对具有改善性能的DAC的需求。某些其他常规电路在美国专利N0.6，369，744,6, 373，418以及6，587，060中被描述。
发明内容
本发明示例实施例原理采用具有逻辑电路的装置的形式，其包括接收控制字并从该控制字产生多个控制信号的解码器；多个前置驱动器，多个前置驱动器中的每个被联接到该解码器，以便接收控制信号中的至少一个；以及多个三态数模转换器(DAC)开关，其中每个三态DAC被联接到前置驱动器中的至少一个。根据示例，多个三态DAC开关中的每个进一步包括:电流源；被联接到该电流源和关联的前置驱动器的第一晶体管，其中该关联的前置驱动器控制该第一晶体管；被联接到该电流源和关联的前置驱动器的第二晶体管，其中该关联的前置驱动器控制该第二晶体管；以及被联接在该电流源与地线之间和被联接到该关联的前置驱动器的第三晶体管，其中该关联的前置驱动器控制该第三晶体管。根据示例实施例，第一、第二和第三晶体管是NPN晶体管，并且其中第一、第二和第三晶体管中每个的发射极被联接到该电流源以及其基极被联接到关联的前置驱动器。根据示例实施例，每个前置驱动器进一步包括:第一电流源；第二电流源；被联接到第一电流源和该解码器的第一级联组晶体管差动对；以及被联接到第一电流源和该解码器的第二级联组晶体管差动对。根据示例实施例，第一级联组进一步包括:第一双极晶体管，其基极被联接到解码器，以及其集电极被联接到关联三态DAC开关；第二双极晶体管，其基极被联接到解码器，以及其集电极被联接到关联三态DAC开关；第三双极晶体管，其基极被联接到该解码器，其集电极被联接到第一和第二双极晶体管的发射极，以及其发射极被联接到第一电流源；以及第四双极晶体管，其基极被联接到解码器，其集电极被连接到该关联三态DAC开关，以及其发射极被联接到第一电流源。根据示例实施例，第二级联组进一步包括:第五双极晶体管，其基极被联接到该解码器，以及其集电极被联接到关联的三态DAC开关；第六双极晶体管，其基极被联接到该解码器，以及其集电极被联接到该关联的三态DAC开关；第七双极晶体管，其基极被联接到该解码器，其集电极被联接到第五和第六双极晶体管的发射极，以及其发射极被联接到第二电流源；以及第八双极晶体管，其基极被联接到该解码器，其集电极被联接到该关联的三态DAC开关，以及其发射极被联接到第二电流源。根据示例实施例，提供一种装置。该装置包括数字输出电路；流水线结构，其具有按序列联接在一起的多个模数转换器(ADC)级，其中每个ADC级包括:跟踪且保持(T/Η)电路；被联接到T/Η电路和数字输出电路的子ADC ;被联接到子ADC的DAC，其中该DAC包括:被联接到该子ADC的解码器；多个前置驱动器，其中每个前置驱动器被联接到该解码器；以及多个三态DAC开关，其中每个三态DAC被联接到前置驱动器中的至少一个；以及被联接到该DAC和该T/Η电路的余量放大器。根据示例实施例，该流水线结构进一步包括:接收模拟输入信号以及被联接到该序列的第一 ADC级的缓冲器；以及多个输出ADC，其中每个ADC被联接到该序列的最后ADC级和数字输出电路。根据示例实施例，提供一种装置。该装置包括产生数字输出信号的数字输出电路；接收模拟输入信号的缓冲器；按序列联接在一起的多个ADC级，该序列的第一 ADC级被联接到缓冲器，并且其中每个ADC级包括:T/H电路；被联接到该T/Η电路和数字输出电路的子ADC ;被联接到子ADC的DAC，其中DAC包括:被联接到子ADC的解码器；多个前置驱动器，其中每个前置驱动器包括:第一电流源；第二电流源；被联接到第一电流源和解码器的第一级联组晶体管差动对；被联接到第一电流源和解码器的第二级联组晶体管差动对；以及多个三态DAC开关，其中每个三态DAC包括:电流源；被联接到电流源和关联的前置驱动器的第一晶体管，其中关联的前置驱动器控制第一晶体管；被联接到电流源和关联的前置驱动器的第二晶体管，其中关联的前置驱动器控制第二晶体管；以及被联接在电流源与地线之间和联接到关联的前置驱动器的第三晶体管，其中关联的前置驱动器控制第三晶体管；以及被联接到每个三态DAC开关的第一和第二晶体管以及T/Η电路的余量放大器；以及被联接到序列的最后ADC级和数字输出电路的输出ADC。
根据示例实施例，第一、第二和第三晶体管是双极晶体管，并且其中第一、第二和第三晶体管中每个的发射极被联接到该电流源，基极被联接到关联的前置驱动器。根据示例实施例，第一级联组进一步包括:第一双极晶体管，其基极被联接到解码器，以及其集电极被联接到关联的三态DAC开关；第二双极晶体管，其基极被联接到解码器，以及其集电极被联接到关联的三态DAC开关；第三双极晶体管，其基极被联接到解码器，其集电极被联接到第一和第二双极晶体管的发射极，以及其发射极被联接到第一电流源；以及第四双极晶体管，其基极被联接到解码器，其集电极被连接到关联的三态DAC开关，以及其发射极被联接到第一电流源。根据示例实施例，第二级联组进一步包括:第五双极晶体管，其基极被联接到解码器，以及其集电极被联接到关联的三态DAC开关；第六双极晶体管，其基极被联接到解码器，以及其集电极被联接到关联的三态DAC开关；第七双极晶体管，其基极被联接到解码器，其集电极被联接到第五和第六双极晶体管的发射极，以及其发射极被联接到第二电流源；以及第八双极晶体管，其基极被联接到解码器，其集电极被连接到关联的三态DAC开关，以及其发射极被联接到第二电流源。。
参考附图描述了示例实施例，其中:图1示出传统流水线结构的ADC的示例；图2是图1中DAC的示例的示意图；图3示出根据本发明示例实施例的DAC的示例；
图4示出图3的三态DAC开关的示例；
图5示出图3的逻辑电路的示例；以及图6示出图5的前置驱动器的示例。
具体实施例方式图3和4示出根据本发明示例实施例的数模转换器(DAC) 300。如图所示，DAC300一般包括逻辑电路304以及三态DAC开关302-1到302_k。在工作中，逻辑电路304可以从ADC118接收控制字，并且可以为三态开关302-1到302_k中的每个产生控制信号(B卩，在图4中示出的控制信号P、M和C)。通常，如图4所示，三态DAC开关302-1到302-k (在下文中被称为302)中的每个包括晶体管QU、QD、QG (其可以是NPN晶体管)以及电流源402，以便基于控制信号P、M和C，三态DAC开关302可以产生如下面表格I中所示的
或 “O，，。表格I
权利要求
1.一种装置，其包括: 逻辑电路，所述逻辑电路包括: 解码器，其接收控制字并由所述控制字产生多个控制信号；以及多个前置驱动器，所述多个前置驱动器中的每个被联接到所述解码器，以便接收所述控制信号中的至少一个； 多个三态数模转换器开关，即三态DAC开关，其中每个三态DAC被联接到所述前置驱动器中的至少一个。
2.根据权利要求1所述的装置，其中所述多个三态DAC开关中的每个进一步包括: 电流源； 第一晶体管，其被联接到所述电流源和关联的前置驱动器，其中所述关联的前置驱动器控制所述第一晶体管； 第二晶体管，其被联接到所述电流源和所述关联的前置驱动器，其中所述关联的前置驱动器控制所述第二晶体管；以及 第三晶体管，其被联接到所述电流源与地线之间，并且被联接到所述关联的前置驱动器，其中所述关联的前置驱动器控制所述第三晶体管。
3.根据权利要求2所述的装置，其中所述第一、第二和第三晶体管是NPN晶体管，并且其中所述第一、第二和第三晶体管中每个的发射极被联接到所述电流源，并且每个的基极被联接到所述关联的前置驱动器。
4.根据权利要求1所述的装置，其中每个前置驱动器进一步包括:` 第一电流源； 第二电流源； 被联接到所述第一电流源和所述解码器的第一级联组晶体管差动对；以及 被联接到所述第一电流源和所述解码器的第二级联组晶体管差动对。
5.根据权利要求4所述的装置，其中所述第一级联组进一步包括: 第一双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到关联的三态DAC开关; 第二双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第三双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述第一和第二双极晶体管的发射极，以及其发射极被联接到所述第一电流源；以及 第四双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述关联的三态DAC开关，以及其发射极被联接到所述第一电流源。
6.根据权利要求5所述的装置，其中所述第二级联组进一步包括: 第五双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第六双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第七双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述第五和第六双极晶体管的发射极，以及其发射极被联接到所述第二电流源；以及第八双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述关联的三态DAC开关，以及其发射极被联接到所述第二电流源。
7.一种装置，其包括: 数字输出电路；以及 流水线结构，其具有按序列联接在一起的多个模数转换器级，即ADC级，其中每个ADC级包括: 跟踪且保持电路，即T/Η电路； 子ADC，其被联接到所述T/Η电路和所述数字输出电路； 被联接到所述子ADC的DAC，其中所述DAC包括: 被联接到所述子ADC的解码器； 多个前置驱动器，其中所述多个前置驱动器中的每个被联接到所述解码器；以及 多个三态DAC开关，其中每个三态DAC被联接到所述前置驱动器中的至少一个；以及 被联接到所述DAC和所述T/Η电路的余量放大器。
8.根据权利要求9所述的装置，其中所述多个三态DAC开关中的每个进一步包括: 电流源； 第一晶体管，其被联接到所述电流源和关联的前置驱动器，其中所述关联的前置驱动器控制所述第一晶体管； 第二晶体管，其被联接到所述电流源和所述关联的前置驱动器，其中所述关联的前置驱动器控制所述第二晶体管；以及 第三晶体管，其被联接到所述电流源与地线之间，并且被联接到所述关联的前置驱动器，其中所述关联的前置驱动器控制所述第三晶体管。
9.根据权利要求8所述的装置，其中所述第一、第二和第三晶体管是NPN晶体管，并且其所述中第一、第二和第三晶体管中的每个在发射极被联接到所述电流源并且在其基极被联接到所述关联的前置驱动器。
10.根据权利要求7所述的装置，其中每个前置驱动器进一步包括: 第一电流源； 第二电流源； 被联接到所述第一电流源和所述解码器的第一级联组晶体管差动对；以及 被联接到所述第一电流源和所述解码器的第二级联组晶体管差动对。
11.根据权利要求10所述的装置，其中所述第一级联组进一步包括: 第一双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第二双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第三双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述第一和第二双极晶体管的发射极，以及其发射极被联接到所述第一电流源；以及 第四双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述关联的三态DAC开关，以及其发射极被联接到所述第一电流源。
12.根据权利要求11所述的装置，其中所述第二级联组进一步包括:第五双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第六双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第七双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述第五和第六双极晶体管的发射极，以及其发射极被联接到所述第二电流源；以及 第八双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述关联的三态DAC开关，以及其发射极被联接到所述第二电流源。
13.根据权利要求12所述的装置，其中所述流水线结构进一步包括: 缓冲器，其接收模拟输入信号并被联接到所述序列的第一 ADC级；以及 多个输出ADC，其中所述输出ADC中的每个被联接到所述序列的最后ADC级和所述数字输出电路。
14.一种装置，其包括: 数字输出电路，其产生数字输出信号； 接收模拟输入信号的缓冲器； 按序列联接在一起的多个ADC级，所述序列的第一 ADC级被联接到所述缓冲器，以及其中每个ADC级包括: 跟踪且保持电路，即T/Η电路； 被联接到所述T/Η电路和所述数字输出电路的子ADC ； 被联接到所述子ADC的DAC，其中所述DAC包括: 被联接到所述子ADC的解码器； 多个前置驱动器，其中所述前置驱动器中的每个前置驱动器包括: 第一电流源； 第二电流源； 被联接到所述第一电流源和所述解码器的第一级联组晶体管差动对； 被联接到所述第一电流源和所述解码器的第二级联组晶体管差动对；以及 多个三态DAC开关，其中每个三态DAC包括: 电流源； 第一晶体管，其被联接到所述电流源和关联的前置驱动器，其中所述关联的前置驱动器控制所述第一晶体管； 第二晶体管，其被联接到所述电流源和所述关联的前置驱动器，其中所述关联的前置驱动器控制所述第二晶体管；以及 第三晶体管，其被联接到所述电流源与地线之间，并且被联接到所述关联的前置驱动器，其中所述关联的前置驱动器控制所述第三晶体管；以及 余量放大器，其被联接到每个三态DAC开关的第一和第二晶体管以及所述T/Η电路；以及 输出ADC，其被联接到所述序列的最后ADC级和所述数字输出电路。
15.根据权利要求14所述的装置，其中所述第一、第二和第三晶体管是双极晶体管，并且其中所述第一、第二和第三晶体管中的每个在发射极被联接到所述电流源并且在其基极被联接到所述关联的前置驱动器。
16.根据权利要求14所述的装置，其中所述第一级联组进一步包括: 第一双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到关联的三态DAC开关; 第二双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第三双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述第一和第二双极晶体管的发射极，以及其发射极被联接到所述第一电流源；以及 第四双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述关联的三态DAC开关，以及其发射极被联接到所述第一电流源。
17.根据权利要求16所述的装置，其中所述第二级联组进一步包括: 第五双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第六双极晶体管，其基极被联接到所述解码器，以及其集电极被联接到所述关联的三态DAC开关； 第七双极晶体管，其基极被联接到所述解码器，其集电极被联接到所述第五和第六双极晶体管的发射极，以及其发射极被联接到所述第二电流源；以及 第八双极晶体管，其基 极被联接到所述解码器，其集电极被联接到所述关联的三态DAC开关，以及其发射极被联接到所述第二电流源。
全文摘要
本发明涉及一种流水线结构的模数转换器(ADC)，其包括三态数模转换器(DAC)开关或部分。示例DAC300具有逻辑电路304以及三态DAC开关302-1到302-k。在操作中，逻辑电路304从ADC接收控制字，并为每个三态开关产生多个控制信号。开关可以包括晶体管和电流源，以便开关可以基于控制信号产生“+1”、“-l”或“0”逻辑状态。
文档编号H03M1/12GK103155416SQ201180049508
公开日2013年6月12日 申请日期2011年10月14日 优先权日2010年10月14日
发明者M·科尔斯, R·F·佩恩 申请人:德克萨斯仪器股份有限公司