专利名称：位线及非易失性存储器的制造方法
技术领域：
本发明涉及半导体制造领域，特别涉及位线及非易失性存储器的制造方法。
背景技术：
非易失性存储器在供电电源关闭后仍能保持片内信息；在系统电可擦除和可重复 编程，而不需要特殊的高电压；非易失性存储器具有成本低、密度大的特点。其独特的性能 使其广泛地运用于各个领域，包括嵌入式系统，如PC及外设、电信交换机、蜂窝电话、网络 互联设备、仪器仪表和汽车器件，同时还包括新兴的语音、图像、数据存储类产品，如数字相 机、数字录音机和个人数字助理。目前的非易失性存储器中，位线和字线通常呈正交构造，该构造有助于存储单元 面积的降低。在中国专利申请200910002581. 1中就提及了一种具有正交位线和字线结构 的非易失性存储器。参照图1所示，所述非易失性存储器中，在衬底11表面形成有沿第一 方向延伸的位线14以及沿第二方向延伸的字线16，所述第一方向和第二方向正交，所述字 线14和位线16间形成有绝缘层15。在各位线14之间形成有绝缘层12，所述绝缘层12具 有ONO叠层结构，其依次包括氧化层12A、氧化层12A上的氮化层12B以及氮化层12B上的 氧化层12C。所述绝缘层12位于字线16下的部分还作为栅极(图未示)绝缘层发挥作用。现有的一种非易失性存储器的制造方法，是先形成位线再形成与之正交的字线。 所述形成位线的过程包括首先在已形成有上述ONO叠层结构的衬底上形成导电层，其通 常为多晶硅。接着，在所述导电层上形成遮挡层，其通常为氮化硅。然后，图形化所述遮挡 层及导电层，暴露出待形成位线的区域。以及，对所述衬底进行离子注入，由于有所述遮挡 层的存在，注入的离子仅会进入待形成位线的区域。在完成离子注入后，所述导电层及遮挡 层的两侧就形成了位线。在对基于上述制造方法获得的非易失性存储器的检测中发现，其位线的电阻较 大。相应地，该非易失性存储器工作时，位线上扰乱的情况也时有发生。并且，该非易失性 存储器的编程速度和擦除速度也受到影响。基于以上情况，该非易失性存储器的可靠性较 低，其在可靠性测试中的通过率也较低，影响了该产品的良率。
发明内容
本发明解决现有技术非易失性存储器的位线电阻较大影响其可靠性，且不易通过 可靠性测试而影响良率的问题。为解决上述问题，本发明提供一种位线的制造方法，包括在已形成有ONO叠层结构的衬底上形成第一导电层；在第一导电层上形成第一遮挡层；蚀刻所述第一遮挡层及第一导电层，暴露出待形成位线的区域；
进行第一离子注入形成轻掺杂位线； 继续在所述衬底上形成第二遮挡层；
蚀刻所述第二遮挡层，暴露出轻掺杂位线；进行第二离子注入形成重掺杂位线。相应地，本发明还提供一种非易失性存储器的制造方法，包括上述位线的制造方法。与现有技术相比，上述位线及非易失性存储器的制造方法具有以下优点通过两 步离子注入，特别是第二离子注入进一步降低了位线电阻。由于位线电阻的降低，位线扰乱 的情况得以改善，相应地，产品良率也获得了提高。并且，位线电阻的降低，也使得编程及擦 除的速度得以提高。
图1是现有技术的一种具有正交位线和字线结构的非易失性存储器；图2是本发明位线的制造方法的一种实施方式流程图；图3至图12是本发明非易失性存储器的制造方法的一种实施例示意图。
具体实施例方式参照图3所示，本发明位线的制造方法的一种实施方式包括步骤Si，在已形成有ONO叠层结构的衬底上形成第一导电层；步骤s2，在第一导电层上形成第一遮挡层；步骤S3，蚀刻所述第一遮挡层及第一导电层，暴露出待形成位线的区域；步骤s4，进行第一离子注入形成轻掺杂位线；步骤s5，继续在所述衬底上形成第二遮挡层；步骤s6，蚀刻所述第二遮挡层，暴露出轻掺杂位线；步骤s7，进行第二离子注入形成重掺杂位线。上述位线的制造方法的实施方式中，通过两步离子注入来形成具有低电阻的位 线。在两步离子注入之间，通过形成第二遮挡层使得第二离子注入的控制更精确。具体地 说，通过第二遮挡层，可以有效地控制第二离子注入的区域。以下通过一个非易失性存储器的部分制造过程的举例对上述位线的制造方法进 行进一步说明。所述非易失性存储器的制造实施例中先形成位线，后形成与位线方向正交的字 线。参照图3所示，在已形成有ONO叠层结构101的衬底100上形成第一导电层102。 所述衬底100可以为已形成有深阱、隔离结构等的半导体衬底。此处省略衬底100中结构说 明，但并非用以限定所述衬底100。所述ONO叠层结构101包括氧化层101a、氧化层IOla 上的氮化层101b、氮化层IOlb上的氧化层101c。所述氮化层IOlb可以为氮化硅，氧化层 IOla和IOlc可以为二氧化硅。所述ONO叠层结构101作为后续形成的各位线之间的绝缘 层。所述第一导电层102的材料可以为多晶硅，形成所述多晶硅的方法可以采用化学气相 沉积的方法。所述多晶硅的厚度可以根据非易失性存储器实际的设计需求而定，相应地，形 成多晶硅时的温度也可根据厚度及制程效率的需求而定。以下仅为举例，并非用以限定，例 如，所述多晶硅的厚度可以为650 750埃(A )，温度可以为500 600°C。
可选地，还可对所述多晶硅进行掺杂，以降低电阻。参照图4所示，在第一导电层102上形成第一遮挡层103。所述第一遮挡层103 用于后续的离子注入过程中保护其下的第一导电层102，隔离所述第一导电层102和掺杂 离子。所述第一遮挡层103的材料可以为氮化硅(SiN)形成所述氮化硅的方法可以采用化 学气相沉积的方法。所述氮化硅的厚度需考虑其在后续离子注入过程中的损耗及对第一导 电层102的保护而定，相应地，形成氮化硅时的温度也可根据厚度及制程效率的需求而定。 以下仅为举例，并非用以限定，例如，所述氮化硅的厚度可以为400 500埃，温度可以为 650 750O。参照图5所示，依次蚀刻所述第一遮挡层103、第一导电层102及ONO叠层结构101 至暴露出衬底100。所述被暴露出的衬底100的区域就是将要形成位线的区域。所述蚀刻 可以采用干法蚀刻的方法。参照图6所示，进行再氧化工艺，在所述衬底100表面形成氧化层104。所述氧化 层104用于修补之前的蚀刻对第一导电层103及ONO叠层结构101中的氧化层IOlc的损 伤，同时也可对第一导电层103及ONO叠层结构101的侧壁提供保护。所述氧化层104可 以为二氧化硅，形成所述二氧化硅的方法可以采用快速热氧化、炉管干式氧化等方法。以快 速热氧化为例，所述快速热氧化的温度可以为1000 1100°C，所形成的二氧化硅的厚度可 以为20 30埃。参照图7所示，在再氧化工艺形成氧化层104后，蚀刻所述氧化层104至再次暴露 出待形成位线的区域，并且去除第一遮挡层103上的氧化层104，仅保留ONO叠层结构101、 第一导电层102及第一遮挡层103侧面的氧化层104。所述蚀刻可以采用干法蚀刻的方法。继续参照图7所示，随后，沿箭头方向对所述衬底100进行第一离子注入。所述暴 露出的区域，即待形成位线的区域的电阻就会因掺杂离子的注入而减小，形成轻掺杂位线 105a，但此时位线并未最终形成，后续还将进行另一步离子注入。所述第一离子注入的掺杂 离子可以为砷(As)，注入能量可以为15 20kev，所述第一离子注入的倾斜角为0，即与待 形成位线区域成垂直角度的注入，注入剂量可以为1. 5X IOVcm2 2X105/cm2。参照图8所示，在第一离子注入后的衬底100表面继续形成第二遮挡层106。所述 第二遮挡层106的材料可以为二氧化硅，形成所述二氧化硅的方法可以采用低压化学气相 沉积的方法。例如，以正硅酸乙脂(TEOS)和氮气(N2)在低压化学气相沉积的反应炉管中 生成二氧化硅。反应温度可以为600 700°C，所述二氧化硅的厚度可以为150 250埃。参照图9所示，蚀刻所述第二遮挡层106至暴露出轻掺杂位线105a，且去除第一 遮挡层103上的第二遮挡层106，仅保留ONO叠层结构101、第一导电层102及第一遮挡层 103、氧化层104侧面的第二遮挡层106。所述蚀刻可以采用干法蚀刻的方法。参照图10所示，随后，沿箭头方向对所述衬底100进行第二离子注入。所述轻掺 杂位线10 经过所述第二离子注入形成重掺杂位线10 ，其电阻进一步降低，即形成了最 终的位线10恥。所述第二离子注入的掺杂离子可以为砷(As)，注入能量可以为20kev，所 述第二离子注入的倾斜角为0，即与轻掺杂位线10 成垂直角度的注入，注入剂量可以根 据实际的位线电阻的设计需求而采用相应合适的值，例如可以为2X IO1Vcm2或4X1013/Cm2 或 4. 5 X IO1Vcm2 或 5 X IO1Vcm2。参照图11所示，在形成位线10 之后，在位线10 表面填充绝缘层107。所述绝缘层107用于位线10 与后续形成的字线间的绝缘。所述绝缘层107的材料可以为纯二 氧化硅(USG)，形成所述纯二氧化硅的方法可以采用低压化学气相沉积的方法。具体地说，首先形成覆盖所述衬底100表面的较厚的纯二氧化硅。随后，对所形成 的纯二氧化硅进行化学机械研磨已平整表面并减薄所述纯二氧化硅的厚度。接着，还可进 行湿法的剥离工艺以去除第一遮挡层103及部分纯二氧化硅。参照图12所示，在填充绝缘层107后，继续在衬底100表面形成第二导电层108。 所述第二导电层108作为字线金属层。所述第二导电层108的材料可以为多晶硅，形成所 述多晶硅的方法可以采用化学气相沉积的方法。后续，通过蚀刻所述第二导电层108就可 形成字线图形。为验证上述实施例位线的制造方法的效果，对由现有技术位线的制造方法获得的 非易失性存储器以及上述实施例位线的制造方法获得的非易失性存储器的位线进行了电 阻值的对比检测，检测后发现现有技术相应非易失性存储器的位线电阻为251 Ω，而上述实 施例相应非易失性存储器的位线电阻下降到了 230 Ω。由此也可证实，通过上述实施例位线 的制造方法的两步离子注入使得位线电阻得到了进一步的降低。虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术 人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应 当以权利要求所限定的范围为准。
权利要求
1.一种位线的制造方法，其特征在于，包括在已形成有ONO叠层结构的衬底上形成第一导电层； 在第一导电层上形成第一遮挡层；蚀刻所述第一遮挡层及第一导电层，暴露出待形成位线的区域；进行第一离子注入形成轻掺杂位线；继续在所述衬底上形成第二遮挡层；蚀刻所述第二遮挡层，暴露出轻掺杂位线；进行第二离子注入形成重掺杂位线。
2.如权利要求1所述的位线的制造方法，其特征在于，所述第一导电层的材料为多晶 硅，形成所述多晶硅的方法为化学气相沉积。
3.如权利要求2所述的位线的制造方法，其特征在于，所述多晶硅的厚度为650 750 埃，形成多晶硅的温度为500 600°C。
4.如权利要求1所述的位线的制造方法，其特征在于，所述第一遮挡层的材料为氮化 硅，形成氮化硅的方法为化学气相沉积。
5.如权利要求4所述的位线的制造方法，其特征在于，所述氮化硅的厚度为400 500 埃，形成氮化硅的温度为650 750°C。
6.如权利要求1所述的位线的制造方法，其特征在于，所述第一离子注入采用As，注入能量为15 20kev，所述第一离子注入的倾斜角为0，注入剂量为1. 5X105/cm2 2X IO5/2cm ο
7.如权利要求1所述的位线的制造方法，其特征在于，所述第二遮挡层的材料为二氧 化硅，形成所述二氧化硅的方法为低压化学气相沉积。
8.如权利要求1所述的位线的制造方法，其特征在于，所述第二离子注入采用As，注入 能量为15 20kev，所述第二离子注入的倾斜角为0，注入剂量为2X IO1Vcm2或4X IO13/ cm2 或 4. 5X IO1Vcm2 或 5X 1013/cm2。
9.一种包括权利要求1 8任一项所述的位线的制造方法的非易失性存储器的制造方法。
全文摘要
一种位线及非易失性存储器的制造方法。所述位线的制造方法包括在已形成有ONO叠层结构的衬底上形成第一导电层；在第一导电层上形成第一遮挡层；蚀刻所述第一遮挡层及第一导电层，暴露出待形成位线的区域；进行第一离子注入形成轻掺杂位线；继续在所述衬底上形成第二遮挡层；蚀刻所述第二遮挡层，暴露出轻掺杂位线；进行第二离子注入形成重掺杂位线。所述位线的制造方法能获得低电阻的位线，从而减少位线扰乱、提高编程/擦除速度，也提高了可靠性检测良率。
文档编号H01L21/768GK102087991SQ200910199988
公开日2011年6月8日 申请日期2009年12月4日 优先权日2009年12月4日
发明者金泰圭, 金钟雨 申请人:中芯国际集成电路制造(上海)有限公司