专利名称：可变延迟电路、存储器控制电路、延迟量设置装置和方法
技术领域：
本发明涉及用于控制从输入信号时起到输出该信号时的延迟量的技术。
背景技术：
在近来的存储器接口方面，如在根据JEDEC (电子设备工程联合委 员会)标准化的DDR3 (双倍数据速率3)存储器接口等中看到的，速度 在逐年增加。
在设计这种存储器接口时，DLL (延迟锁定回路)是基本的。在DLL 内部，使用的是可变延迟电路，其能够改变从输入信号时起到输出该信 号时的延迟量(例如，参照专利文献l)。
图14是示意性示出已知可变延迟电路的构造的一个示例的图，例示 了用于改变在由串联连接的多个(在图14所示示例中为10个)延迟部 件91-1到91-10形成的己知可变延迟电路90中的信号的延迟量的技术。
另外，作为指定延迟部件的标号，在需要指定所述多个延迟部件中 的一个时使用标号91-1到91-10，而在指定任意延迟部件时使用标号91。
已知延迟电路90基于向延迟部件91-1到91-10中的每一个的控制信 号输入端子输入的控制信号增加或减少从最前部延迟部件91-1输入的信 号穿过的延迟部件91的数量，由此，能够改变从输入信号时起到输出该 信号时的延迟量。
例如，如图14所示，当向延迟部件91-8的控制信号输入端子CONT 输入High信号(参照图14中的标号"H")作为控制信号而向延迟部件 91-8以外的延迟部件91-1到91-7和91-9到91-10的控制信号输入端子 CONT输入Low信号(参照图14中的标号"L")作为控制信号时，从 最前部延迟部件91-1输入的信号(参照图14中的标号"IN")沿从延迟部件91-2到延迟部件91-7的路线接连传递通过多个延迟部件91-2到 91-7，在延迟部件91-8处停止往前，沿从延迟部件91-7到延迟部件9卜2 的路线按反序接连传递通过延迟部件91-2到91-7,并且从最前部延迟部 件91-1输出(参照图14中的标号"OUT")。
如上所述，在已知可变延迟电路中，通过增加/减少信号传递(传播) 通过的延迟部件的数量来改变从输入信号时起到输出该信号时该信号的 延迟量。日本专利申请特开公报No. 2005-286467。
发明内容
在设置上述可变延迟电路90中的延迟量时，需要大量的延迟部件 91以设置大的延迟量，或者微小地设置延迟量，这导致电路规模增加。
当上述可变延迟电路90的数量因要设置延迟量的数据信号线的数 量增加而增加时，希望在一个芯片上聚集多个存储器接口，电路规模增 加，其可能导致制造成本增加。
而且，因为要控制大量延迟部件91,这不仅会增加功耗而且会增加 同时切换噪声。
考虑到上述缺点，本发明的一个目的是，高准确度地在宽范围下设 置延迟量，同时抑制电路规模。
为了实现上述目的，本发明提供了一种可变延迟电路，该可变延迟 电路包括第一延迟部，该第一延迟部用于延迟所述信号达第一延迟量； 第二延迟部，该第二延迟部用于延迟所述信号达比所述第一延迟量大的 第二延迟量；以及延迟量选择器，该延迟量选择器用于选择信号路线， 其中，当所述延迟量超出可通过所述第一延迟部延迟的最大延迟量时， 使所述延迟量是所述第一延迟量与第二延迟量的和。
本发明还提供了一种存储器控制电路，该存储器控制电路具有写平 衡功能(write leveling fimctkm)并且控制多个存储器，所述存储器控制 电路针对所述多个存储器中的各存储器包括用于输出的可变延迟电路， 该用于输出的可变延迟电路用于延迟要向所述存储器输出的数据选通输出信号达利用所述写平衡功能设置的输出延迟量；所述用于输出的可变
延迟电路包括第一输出延迟部，该第一输出延迟部用于延迟所述数据
选通输出信号达第一输出延迟量；第二输出延迟部，该第二输出延迟部
用于延迟所述数据选通输出信号达比所述第一输出延迟量大的第二输出
延迟量；以及输出延迟量选择器，该输出延迟量选择器用于选择信号路 线，当所述输出延迟量超出可由所述第一输出延迟部延迟的最大输出延 迟量时，使所述输出延迟量是所述第一输出延迟量与所述第二输出延迟 量的和。
本发明还提供了一种存储器控制电路，该存储器控制电路具有写平 衡功能并且控制多个存储器，所述存储器控制电路针对所述多个存储器 中的存储器中的各存储器包括用于输入的可变延迟电路，该用于输入
的可变延迟电路用于延迟从所述存储器输入的数据输入信号达根据利用 所述写平衡功能设置的向所述存储器输出的数据选通输出信号的输出延
迟量而设置的输入延迟量；所述用于输入的可变延迟电路包括第一输 入延迟部，该第一输入延迟部用于延迟所述数据输入信号达第一输入延 迟量；第二输入延迟部，该第二输入延迟部用于延迟所述数据输入信号 达比所述第一输入延迟量大的第二输入延迟量；以及输入延迟量选择器， 该输入延迟量选择器用于选择信号路线，当所述输入延迟量超出可通过 所述第一输入延迟部延迟的最大输入延迟量时，使所述输入延迟量是所 述第一输入延迟量与所述第二输入延迟量的和。
本发明还提供了一种延迟量设置装置，该延迟量设置装置用于针对 所述多个存储器中的每一个存储器设置上述存储器控制电路的所述输出 延迟量，所述延迟量设置装置包括输出延迟量设置部，该输出延迟量 设置部用于基于已经针对一存储器设置的输出延迟量设置要针对另一个 存储器设置的输出延迟量。
本发明还提供了一种延迟量设置方法，该延迟量设置方法用于针对 所述相应多个存储器设置上述存储器控制电路的所述输出延迟量，所述 延迟量设置方法包括以下步骤基于已经针对一存储器设置的输出延迟 量设置要针对另一个存储器设置的输出延迟量。本发明还提供了一种延迟量设置程序，该延迟量设置程序用于使计 算机执行针对所述相应多个存储器设置上述存储器控制电路的所述输出 延迟量的延迟量设置功能，所述延迟量设置程序使所述计算机充任输 出延迟量设置部，该输出延迟量设置部用于基于己经针对一存储器设置 的输出延迟量设置要针对另 一个存储器设置的输出延迟量。
该公开的技术提供了下列效果或优点中的至少一种-
(1) 可以縮减电路规模；
(2) 可高准确度地设置宽范围下的延迟量；
(3) 可以降低功耗；以及
(4) 可以降低同时切换噪声。
图1是示意性示出根据本发明第一实施方式的可变延迟电路的构造 的一个实施例的图2是用于例示根据本发明第一实施方式的可变延迟电路的操作的 时间图3是示意性示出根据本发明第二实施方式的信息处理装置的构造 的一个实施例的图4是示意性示出根据本发明第二实施方式的信息处理装置的构造 的所述实施例的图5是示意性示出根据本发明第二实施方式的信息处理装置的存储 器控制器的构造的一个实施例的图6是示意性示出根据本发明第二实施方式的信息处理装置的存储 器控制器的构造的另一实施例的图7是用于例示根据本发明第二实施方式的信息处理装置的输出延 迟量设置部中的写平衡功能的图8是用于例示根据本发明第二实施方式的在信息处理装置的输出 延迟量设置部中设置延迟量的次序的图9是示出了根据本发明第二实施方式的在信息处理装置的输出延迟量设置部中设置延迟量的次序的时间图10是示出根据本发明第二实施方式的在信息处理装置的输出延 迟量设置部中设置输出延迟量的次序的流程图11是示意性示出根据本发明第二实施方式的第一变型例的信息处 理装置中的存储器控制器的电路构造的一个实施例的图12是示意性示出根据本发明第二实施方式的第二变型例的信息 处理装置中的存储器控制器的电路构造的一个实施例的图13是示意性示出根据本发明第二实施方式的信息处理装置的构 造的另一实施例的图；以及
图14是示意性示出已知可变延迟电路的构造的一个示例的图。
具体实施方式
[l]第一实施方式的描述
下文中，参照附图，对本发明第一实施方式进行描述。
图1是示意性示出根据本发明第一实施方式的可变延迟电路的构造
的一个实施例的图。图2是用于例示图1中的可变延迟电路的操作的时间图。
根据本发明第一实施方式的可变延迟电路100可以改变从输入信号 时起到输出该信号时的延迟量TDL。如图1所示，可变延迟电路100被 构成为具有第一延迟电路(第一延迟部)101、第二延迟电路(第二延迟 部)102以及选择器(延迟量选择器)103的电路。
第一延迟电路101延迟输入信号达第一延迟量(第一延迟时间)DL1。 第一延迟电路101例如由数字延迟电路形成，该数字延迟电路根据基于 要设置的延迟量TDL而输入的延迟控制信号SELdly，使从后面要描述的 选择器103输入的信号INsd通过串联连接的预定数量的部件(未示出)， 以延迟该信号达第一延迟量DL1，并且输出该信号，作为数据输出信号 OUT。另外，因为该数字延迟电路已知，所以这里省略了该数字延迟电 路的详细描述。
作为第一延迟量DL1，设置信号INsd通过的延迟部件的数量，以与构成第一延迟电路101的延迟部件的和相对应的最大延迟量MDL作为 上限。
在第一延迟电路101中，以步进方式改变用于传递信号INsd的延迟 部件的数量，以能够设置第一延迟量DL1。如果第一延迟电路101例如 由八个延迟部件形成，则可以设置八种第一延迟量DL1。
第二延迟电路102延迟输入信号达比第一延迟量DL1大的第二延迟 量(第二延迟时间)DL2。第二延迟电路102例如具有选择器(选择电路) 104和D触发器(flip-flop)(时序电路)105。
向选择器104输入具有不同相位的多((m+l)，其中，m是等于或 大于l的自然数)种定时信号TS0到TSm，并且选择这些输入定时信号 TS0到TSm中的任一个。
这些定时信号TSO到TSm具有相同波形(波长和振幅)。第0定时 信号TS0到第m定时信号TSm按比第一延迟电路101的最大延迟量MDL 大的间隔接连输入，每一个都相对于前一个被延迟。
根据这种实施方式，范围从第0定时信号TS0到第m定时信号TSm 的多种定时信号TS0到TSm除最前部的定时信号外例如各自从前一个定 时信号延迟相位oc,并接连输入至选择器104。在定时信号的相位a与数 量m+l之间，建立等式m+l-360/a。这种实施方式将通过a = 90度的 实施例进行说明。其中，m+l = 360/90，因此，m=3。
结果，选择器104例如根据基于要设置的延迟量输入的第一选择信 号SELts从具有不同相位的多个定时信号TSO到TSm中选择一个定时信 号，接着将选定的定时信号作为选定的定时信号TSsd (CLK节点)输出。
D触发器105根据选择器104选定的选定定时信号TSsel延迟输入 信号达第一延迟量DL2。 D触发器105与例如从选择器104输入的选定 定时信号TSsd的上升(或下降)沿同步地输出数据输入信号IN，作为 信号tdIN。 D触发器105保持信号tdIN的值直到从选择器104输入的选 定定时信号TSsel的下一个上升(或下降)沿为止。
选择器103根据基于要设置的延迟量TDL和可通过第一延迟电路 101延迟的最大延迟量MDL而输入的第二选择信号SELin选择信号的路线。
在这种实施方式中，例如，如果延迟量TDL未超过最大延迟量MDL， 则选择器103选择路线，以向第一延迟电路101输出数据输入信号IN， 作为信号INsel。另一方面，如果延迟量TDL超过了最大延迟量MDL， 则选择器103选择路线，以向第一延迟电路101输出从D触发器105输 入的信号tdIN，作为信号INsd。
换句话说，在这种实施方式中，如果延迟量TDL没有超出最大延迟 量MDL，则选择器103选择用于信号的其中延迟量TDL变得等于第一 延迟量DL1的路线，而如果延迟量TDL超出最大延迟量MDL，则选择 器103选择用于信号的其中延迟量TDL变为第一延迟量DL1和第二延迟 量DL2的和的路线。
同时，存在这样的担心，即，在来自上述选择器103和104的输出 信号中出现假信号(glitch)。然而，可以通过设置训练时段以使在该训练 时段期间发送和接收的数据无效或者通过考虑到第一选择信号SELts和 第二选择信号SELin的切换定时来设计选择器103和104以使不出现假 信号来避免假信号的影响。
接下来，参照图2，对根据本发明的第一实施方式的如上构成的可 变延迟电路100在第二定时信号TS2被选择为选定定时信号TSsd时的 操作进行描述。在下面的实施例中，01 = 90度。
针对选择器104,在与作为Data0的数据输入信号IN相同或几乎相 同的定时输入第0定时信号TS0 (参照图2中的时刻"A1")，并且在第 一定时信号TS1的相位延迟达从第0定时信号TS0起的ct的状态(定时) 下输入第一定时信号TS1 (参照图2中的时刻"A2")。类似的是，在第 二定时信号TS2到第m定时信号TSm的相位延迟达从前一个定时信号 的相位起的cc的状态下将第二定时信号TS2到第m定时信号TSm接连 输入至选择器104 (参照图2中的时刻"A3"和"A5")。
在这种情况下，选择器104基于第一选择信号SELts (参照图2中的 "SELts")选择第二定时信号TS2，因此，在与第二定时信号TS2的上 升同步的定时将选定定时信号TSsel输入至D触发器105 (参照图2中的时刻"A3"、 "A7"、 "A10"以及"A13")。
当在与第二定时信号TS2的上升同步的定时向D触发器105输入选 定定时信号TSsel，并且数据0保持为数据输入信号IN时，D触发器105 输出信号tdIN (参照图2中的"A3")。换句话说，当输入数据0作为数 据输入信号IN输入时，D触发器105延迟该信号达第二延迟量DL2 (参 照图2中的时刻"A1"到"A3")而输出该信号作为信号tdIN。
选择器103基于第二选择信号SELin，在第二选择信号SELin的上 升的定时向第一延迟电路101输出从D触发器105输入的信号tdIN，作 为信号INsd (参照图2中的时刻"A3")。第一延迟电路101基于延迟控 制信号SELdly延迟信号INsel达第一延迟量DL1,接着输出该信号INsd， 作为数据输出信号OUT (参照图2中的时刻"A4")。
类似的是，当向D触发器输入数据输入信号IN中的每一个，作为 Datal到Data3时(参照图2中的"A6"、 "A9"以及"A12")， D触发器 105延迟Datal到Data3中的每一个达第二延迟量DL2，接着输出各信号 tdIN (参照图2中的时刻"A7"、 "A10"以及"A13")。第一延迟电路101 延迟与Datal到Data3相对应的各信号达第一延迟量DL1，接着输出该信 号，作为数据输出信号OUT(参照图2中的时刻"A8"、"A11"以及"A14")。
由此，Datal到Data3中的每一个都延迟达作为第一延迟量DL1与 第二延迟量DL2的和的延迟量TDL，并且输出为数据输出信号OUT。
在根据本发明第一实施方式的可变延迟电路100中，将具有不同相 位的多个定时信号TS0到TSm按比第一延迟电路101的最大延迟量MDL 大的间隔延迟，并且输入至选择器104，由此，第二延迟量DL2可以按 较大间隔设置，此后，第一延迟量DL1可以按较小间隔设置。结果，宽 范围的延迟量TDL可以以高准确度设置，以改进可服务性。与延迟量TDL 仅通过第一延迟电路101设置的情况相比，可以减少第一延迟电路101 的延迟部件的数量。因此，可以以高准确度地设置宽范围的延迟量TDL， 同时抑制电路规模。
通过选择器104选择多个定时信号TSO到TSm中的一个并且与选择 器104选定的该定时信号的上升同步地延迟信号IN达第二延迟量DL2，设置大量的延迟部件变得不必要，这可以降低功耗以及降低同时切换噪声。本发明的第二实施方式
图3和图4是示意性示出根据本发明第二实施方式的信息处理装置 的构造的一个实施例的图。图3是示出了存储器控制器与DIMM之间的 关系的图，而图4是示出了处理器、存储器控制器以及DIMM之间的关 系的图。图5和6是示意性示出存储器控制器的电路构造的实施例的图。
根据本发明第二实施方式的信息处理装置(延迟量设置装置)10a 被构成为具有DIMM (双列直插式存储器模块)U、存储器控制器(存 储器控制电路)12以及处理器13的计算机(参照图4)。
DIMM 11是其上安装有多个存储器的存储器模块。在这种实施方式 中，DIMM 11具有多个(n+l个，其中n为等于或大于1的自然数)SDRAM (同步DRAM:存储器)300-0到300-n，如图3和图4所示。"n+l"表 示通道(ch)的数量。在该图中，仅示出了这些SDRAM中的一部分(例 如，SDRAM 300-0和SDRAM 3OO-n)。另外，SDRAM是己知技术，由 此，这里省略了其详细描述。
作为指定SDRAM的标号，当必需指定多个SDRAM中的一个时使 用标号300-0、300-1 、…或300-n，而在指定任意SDRAM时使用标号300。
在这种实施方式中，在存储器控制器12与多个SDRAM 300-0到 300-n之间的布线的一部分中采用飞越(flyby)拓扑。
飞越拓扑意指按菊链布置存储器控制器12到多个SDRAM 300-0到 300-n的布线，如图3所示。
在这种实施方式中，按菊链方式将用于输出(提供)后面要描述的 第一时钟生成器14生成的时钟信号CK1的时钟信号线布线至SDRAM 300-0到300-n。如图3和4所示，连接至第一时钟信号生成器14的时钟 信号线(参照图4)将SDRAM 300-0至lj 300-n连接成一排。用于输出地 址信号Add和命令信号CMD的信号线按菊链方式布线至SDRAM 300-0 到300-n，如同时钟信号线一样。
连接存储器控制器12至多个SDRAM 300-0到300-n的数据信号线从存储器控制器12并行连接至所述多个SDRAM 300-0到300-n。在图4 的实施例中，用于传送数据选通信号DQS的一条信号线(数据信号线) 和用于传送数据信号DQ的k+l条DQ信号线(数据信号线)从存储器 控制器12并行连接至各SDRAM 300。如从多个SDRAM 300-0到300-n 看到的，这些信号线具有相等的线路长度(相等长度)。换句话说，连接 存储器控制器12至多个SDRAM 300-0到300-n中的每一个的多条数据 信号线按具有相等长度的这种方式连接。
同时，为方便起见，图4到图6示出了时钟信号线和用于输出地址 信号Add和命令信号CMD (例如，参照图4中的标号"Add"和"CMD") 的信号线连接至DIMM 11的端部(纸的上部)的邻域中的位置。实际上， 这些信号线连接至DIMMll的中部(纸的中部)中的位置，如图3所示。
存储器控制器12是DDR3 (双倍数据速率3)存储器接口，其通过 时钟信号线向通过该时钟信号线按菊链方式连接的多个SDRAM 300-0 到300-n提供时钟信号CLK，以控制读取/写入操作。存储器控制器12 例如具有第一时钟信号生成器14和多个控制电路单元15-0到15-n，如 图4所示。
存储器控制器12具有写平衡功能。后面将描述写平衡功能。
分别针对上述多个SDRAM 300-0到300-n设置了多个控制电路单元 15-0到15-n。换句话说，存储器控制器12例如具有与SDRAM 300-0相 对应的控制电路单元15-0、与SDRAM 300-n相对应的控制电路单元15-n， 等等，如图4所示。
下文中，作为指定控制电路单元的标号，当必需指定多个控制电路 单元中的一个时，在标号15后面用"-"(连字符)连接标号O、 1、…或 n，而当指定任意控制电路单元时使用标号15。
在该图中，为方便起见，仅示出了控制电路单元15-0和控制电路单 元15-n。
第一时钟信号生成器14基于从后面要描述的处理器13输入的时钟 信号CLK按预定周期生成并输出时钟信号CK1。例如，如图5和6所示， 第一时钟信号生成器14通过时钟信号线向DIMM 11 (SDRAM 300-0到300-n)并且向控制电路单元15-0到15-n中的每一个输出时钟信号CKl (参照图5和6中的标号"CK1")。第一时钟信号生成器14可以按和时 钟信号CLK相同的周期输出信号，作为时钟信号CK1，或者可以按另一 时钟周期(如时钟信号CLK的时钟周期的1/2、 1/4等)输出时钟信号。
控制电路单元15控制数据选通信号DQS和数据信号DQ的输入/输 出。例如，如图4到图6所示，控制电路单元15具有DQS信号生成器 16、读取侧DQS延迟电路DRO (参照图5和图6)、多个(k+l个，其中， k为等于或大于1的自然数)DQ信号控制器17-0到17-k以及OR电路 OR (参照图5和6)。
下文中，作为指定DQ信号控制器的标号，当必需指定多个DQ信 号控制器中的一个时在标号17后面用"-"(连字符)连接标号0、 1、… 或k，而当指定任意DQ信号控制器时使用标号17。
为方便起见，该图仅示出了 DQ信号控制器17-0和DQ信号控制器
17-k。
DQS信号生成器16生成要向SDRAM 300输出的数据选通信号(数 据选通输出信号)DQS，在控制电路单元15中设置一个DQS信号生成 器16。例如，在控制电路单元15-0中，DQS信号生成器16生成数据选 通信号DQS-0并将该数据选通信号输出至SDRAM 300-0，如图5所示。 在控制电路单元15-n中，DQS信号生成器16生成数据选通信号DQS-n 并将该数据选通信号输出至SDRAM 300-n，如图6所示。
下文中，作为指定数据选通信号的标号，当必需指定多个数据选通 信号中的一个时使用标号DQS-0、 DQS-1、…或DQS-n，而当指定任意 数据选通信号时使用标号DQS。
DQS信号生成器16例如具有用于输出的可变延迟电路DW0、第二 时钟信号生成器18以及触发器FFO,如图5和图6所示。
用于输出的可变延迟电路DW0由根据上述第一实施方式的可变延 迟电路100形成。用于输出的可变延迟电路DW0基于来自后面要描述的 输出延迟量设置部23的输出控制信号dl，延迟从后面要描述的处理器 13输入的时钟信号CLK (对应于图1中的标号"IN")达通过后面要描
16述的输出延迟量设置部23设置的输出延迟量，并将该时钟信号CLK输 出至第二时钟信号生成器18 (对应于图1中的标号"OUT")。由此，用 于输出的可变延迟电路DW0延迟要向SDRAM 300输出的数据选通信号 DQS达输出延迟量。
在这种实施方式中，针对多个控制电路单元15-0到15-n中的每一个 设置输出延迟量。具体来说，将输出延迟量Dtl-0设置给控制电路单元 15-0中的用于输出的可变延迟电路DWO。类似的是，将输出延迟量Dtl-n 设置给控制电路单元15-n中的用于输出的可变延迟电路DWO。
下文中，作为指定输出延迟量的标号，当必需指定多个输出延迟量 中的一个时使用标号Dtl-O、 Dtl-l、…或Dtl-n，而当指定任意输出延迟 量时使用标号Dtl。
在这种实施方式中的用于输出的可变延迟电路DWO中，输出控制信 号dl对应于上述第一实施方式中的延迟控制信号SELdly、第一选择信号 SELts以及第二选择信号SELin，而输出延迟量Dtl对应于上述第一实施 方式中的延迟量TDL。
在根据这种实施方式的用于输出的可变延迟电路DWO中，使用了第 一延迟电路(第一延迟部)101,其可以按从"0"到"7"的八个阶段设 置第一延迟量DL1 (参照上述第一实施方式)，其中，最大延迟量MDL 为"7"。
针对根据这种实施方式的用于输出的可变延迟电路DWO，输入是从 第一时钟信号生成器14取得(提取)的多个时钟信号CKl-O到CKl-m。 这些时钟信号CK1-0到CKl-m分别对应于上述第一实施方式中的多个定 时信号TSO到TSm。
在这种实施方式中，这些时钟信号CK1-0到CKl-m例如从第一时钟 信号生成器14中的预定位置取得，以使范围从第0时钟信号CK1-0到第 m时钟信号CKl-m的时钟信号CK1-0到CKl-m在相位方面按a (=卯 度)的间隔延迟，并接连输入至用于输出的可变延迟电路DWO。
另外，作为从第一时钟信号生成器14取得多个时钟信号CK1-0到 CKl-m的方法，可以采用多种已知方法中的任一种。当第一时钟信号生成器14例如是由串联连接的多个延迟部件(未示出)形成的可变延迟电
路时，从相应延迟部件的接触点取得多个时钟信号CK1-0到CKl-m，以 使第0时钟信号CK1-0到第m时钟信号CKl-m在相位方面按间隔a(=卯 度)延迟，并且接连输入至用于输出的可变延迟电路DWO。作为这种时 钟信号生成器，将形成第一时钟信号生成器14的延迟部件设计得在数量 上(阶段上)具有裕度，并且形成第一时钟信号生成器14的可变延迟电 路(即，在DLL (延迟锁定回路)中使用的可变延迟电路)由等同于用 于输出的可变延迟电路DWO的电路形成。由此，可以容易地确定这样的 条件，即，即使用于输出的可变延迟电路DWO的输出延迟量Dtl因加工 处理导致的变化的影响、电源电压中的波动等而波动，也可以在用于输 出的可变延迟电路DWO中提供最大延迟量DML (-a)。
在该图中，为方便起见，用标号CK1指定多个时钟信号CK1-0到 CKl-m。
因此，用于输出的可变延迟电路DWO具有延迟数据选通信号DQS 达第一延迟量(第一输出延迟量)DL1的第一延迟电路101、延迟数据选 通信号DQS达比第一延迟量DL1大的第二延迟量(第二输出延迟量) DL2的第二延迟电路(第二输出延迟部)102，以及选择器(输出延迟量 选择器)，该选择器选择信号路线，其中，当输出延迟量Dtl超出可通过 第一延迟电路101 (参照图1)延迟的最大延迟量(最大输出延迟量) MDL时，使输出延迟量Dtl为第一延迟量DL1与第二延迟量DL2的和。
在第二延迟电路102中，选择器(用于输出的选择电路)104基于 输出延迟量Dtl选择具有不同相位的多种时钟信号CK1-0到CKl-m中任 一个，并且D触发器(用于输出的时序电路)105根据选择器104 (参照 图1)选定的定时信号延迟数据选通信号DQS达第二延迟量DL2。
第二时钟信号生成器18基于从后面要描述的处理器13输入的时钟 信号CLK生成并输出(提供)时钟信号CK2。例如，如图5和图6所示， 当输入时钟信号CLK时，第二时钟信号生成器18按预定周期向后面要 描述的触发器FFO和触发器FF2输出第二时钟信号CK2。第二时钟信号 生成器18可以按和时钟信号CLK相同的时钟周期输出时钟信号CK2，或者可以按作为时钟信号CLK的时钟周期的1/2、 1/4等的时钟周期输出 时钟信号。
触发器FF0基于从第二时钟信号生成器18输入的时钟信号CK2生 成数据选通信号DQS，并输出该数据选通信号DQS。例如，如图5和图 6所示，当输入了时钟信号CK2时，触发器FF0生成数据选通信号DQS， 并将该数据选通信号DQS输出至SDRAM 300。
读取侧DQS延迟电路DR0延迟从SDRAM 300输入的数据选通信号 DQS。该读取侧延迟电路DRO例如由数字延迟电路形成，其使得从 SDRAM 300输入的数据选通信号DQS通过串联连接的预定数量的延迟 部件，来延迟该数据选通信号DQS。读取侧延迟电路DRO将经延迟的数 据选通信号DQS输出至后面要描述的触发器FF5和触发器FF7。
DQ信号控制器17控制数据信号DQ的输入/输出。例如，如图5和 图6所示，DQ信号控制器17具有DQ信号输出控制器19和DQ信号输 入控制器20。具体来说，如图5和图6所示，在多个(n+l个)控制电 路单元15-0到15-n中的每一个中，DQ信号控制器17-0设置有DQ信号 输出控制器19-0和DQ信号输入控制器20-0。类似的是，DQ信号控制 器17-k设置有DQ信号输出控制器19-k和DQ信号输入控制器20-k。
下文中，作为指定DQ信号输出控制器的标号，当必需指定多个(k+l 个)DQ信号输出控制器中的一个时使用标号19-0、 19-1、…或19-k，而 当指定任意DQ信号输出控制器时使用标号19。类似的是，作为指定DQ 信号输入控制器的标号，当必需指定多个DQ信号输入控制器中的一个 时使用标号20-0、 20-1、…或20-k，而当指定任意DQ信号输入控制器 时使用标号20。
DQ信号输出控制器19在写入操作时执行控制以将从后面要描述的 处理器13输入的数据信号DQ输出至SDRAM 300。如图5所示，在控 制电路单元15-0中，例如，DQ信号输出控制器19与多个(k+1个)DQ 信号输出控制器19-0到19-k中的每一个相对应地执行控制，以将从后面 要描述的处理器13输入的第一数据信号I一DQe-0
或第二数据信号 I—DQo-O[O]作为数据信号DQ-O[O]输出至SDRAM 300-0。类似的是，DQ信号输出控制器19与多个(k+l个)DQ信号输出控制器19-0到19-k中 的每一个相对应地执行控制，以将从后面要描述的处理器13输入的第一 数据信号I—DQe-O[k]或第二数据信号^DQo-0[k]作为数据信号DQ-0[k] 输出至SDRAM 300-0。
如图6所示，在控制电路单元15-n中，例如，DQ信号输出控制单 元19与多个DQ信号输出控制器19-0到19-k中的每一个相对应地执行 控制，以将从后面要描述的处理器13输入的第一数据信号LDQe-n
或 第二数据信号I—DQo-n[O]作为数据信号DQ-n[O]输出至SDRAM 300-n。 类似的是，DQ信号输出控制单元19与多个DQ信号输出控制器19-0到 19-k中的每一个相对应地执行控制，以将从后面要描述的处理器13输入 的第一数据信号I—DQe-n[k]或第二数据信号I—DQo-n[k]作为数据信号 DQ-n[k]输出至SDRAM 300-n。
下文中，作为指定第一数据信号的标号，当必需指定多个第一数据 信号中的一个时使用标号I—DQe-O[O]、 I_DQe-0[l]、…或I—DQe-0[k]，或 者标号I—DQe-n[O]、 I—DQe-n[l]、…或I_DQe-n[k]，而当指定任意第一数 据信号时使用标号I_DQe。下文中，作为指定第二数据信号的标号，当 必需指定多个第二数据信号中的一个时使用标号I一DQo-O[O〗、 I—DQo-O[l]、…或I—DQo-0[k]，或者I—DQo-n[O]、 I—DQo-n[l]、…或 I一DQo-n[k]，而当指定任意第二数据信号时使用标号I—DQo。
下文中，关于数据信号，当必需指定第一数据信号和第二数据信号 时，使用指定第一数据信号的标号I—DQe、或者I—DQe-O[O]、 I—DQe-O[l]、…或I—DQe-0[k]，或者I—DQe-n[O]、 I—DQe-n[l]、…或 I—DQe-n[k]，和指定第二数据信号的标号I_DQo、或者I一DQo-O[O]、 I—DQo-O[l]、…或I—DQo漏0[k]，或者I—DQo画n[O]、 I—DQo-n[l]、…或 I—DQo-n[k]。而且，当指定任意数据信号时，使用标号DQ。而且，当不 必指定第一数据信号和第二数据信号时，使用与相应SDRAM 300-0到 300-n相对应的标号DQ-0
到DQ-0[k]和DQ-n
到DQ-n[k]。而且，为 方便起见，当不必指定第一数据信号和第二数据信号时，可以使用标号 DQ-0到DQ-n,来代替指定与相应SDRAM 300-0到300-n相对应的数据信号的标号DQ-0
到DQ-0[k]和DQ-n
到DQ-n[k]。
换句话说，与SDRAM 300-0相对应的第一数据信号U3Qe-0
到 I一DQe-O[k]对应于第一数据信号I_DQe、数据信号DQ-0
到DQ-O[k]、 数据信号DQ-0以及数据信号DQ。与SDRAM 300-n相对应的第一数据 信号I一DQe-n[O]到I一DQe-n[k]对应于第一数据信号I一DQe、数据信号 DQ-n
到DQ-n[k]、数据信号DQ-n以及数据信号DQ。与SDRAM 300-0 相对应的第二数据信号I一DQo-0
到I—DQo-O[k]对应于第二数据信号 I—DQo、数据信号DQ-0
到DQ-0[k]、数据DQ-0以及数据信号DQ。与 SDRAM 300-n相对应的第二数据信号UDQo-n
到I—DQo-n[k]对应于第 二数据信号I—DQo、数据信号DQ-n
到DQ-n[k]、数据DQ-n以及数据 信号DQ。
DQ信号输入控制器19执行控制以复用第一数据信号I一DQe和第二 数据信号I—DQo，接着将复用的信号输出至SDRAM 300。
另外，复用第一数据信号I—DQe和第二数据信号I一DQo并将复用的 信号输出至SDRAM的方法是已知的，由此，在此省略了其详细描述。
如图5和图6所示，DQ信号输出控制器19具有触发器FF1、用 于输出的可变延迟电路DW1以及触发器FF2。
当输入从第一时钟信号生成器14输入的时钟信号CK1时，触发器 FF1将从后面要描述的处理器13输入的第一数据信号I一DQe或第二数据 信号I—DQo输出至用于输出的可变延迟电路DW1 。
用于输出的可变延迟电路DW1由根据上述第一实施方式的可变延 迟电路100形成。用于输出的可变延迟电路DW1基于来自后面要描述的 输出延迟量设置部23的输出控制信号dl,延迟从触发器FFl输入的第一 数据信号I—DQe或第二数据信号I一DQo (对应于图1中的标号"IN")达 输出延迟量设置部23设置的输出延迟量Dtl，并将该数据信号输出至触 发器FF2 (对应于图1中的标号"OUT")。
用于输出的可变延迟电路DW1与上述用于输出的可变延迟电路 DW0类似地构成，由此，在此省略了其详细描述。
当输入来自第二时钟信号生成器18的时钟信号CK2时，触发器FF2将从用于输出的可变延迟电路DW1输入的第一数据信号I_DQe或第二 数据信号I_DQo输出至SDRAM 300。
在这种实施方式中，针对多个SDRAM 300-0到300-n中的每一个设 置相同输出延迟量。
具体来说，将输出延迟量Dtl-O设置给图5所示的控制电路单元15-0 中设置的用于输出的可变延迟电路DW0和DW1中的每一个。类似的是， 将输出延迟量Dtl-n设置给图6所示的控制电路单元15-n中设置的用于 输出的可变延迟电路DW0和DW1中的每一个。
下文中，参照指定用于输出的可变延迟电路的标号，当必需指定用 于输出的多个可变延迟电路中的一个时使用标号DWO、 DW1等，而当指 定用于输出的任意可变延迟电路时使用标号DW。
在下面的描述中，为方便起见，可以将标号DW-O用于指定与第0-ch 的SDRAM 300-0相对应的用于输出的可变延迟电路。类似的是，可以将 标号DW-n用于指定与第n-ch的SDRAM 300-0相对应的用于输出的可变 延迟电路。
DQ信号输入控制器20在读取操作时进行控制以将从SDRAM 300 输入的数据信号(数据输入信号)DQ输出至后面要描述的处理器13。 在控制电路单元15-0中，例如，多个DQ信号输入控制器20与多个DQ 信号输入控制器20-0到20-k中的每一个相对应地执行控制，以与多个 DQ信号输入控制器20-0到20-k中的每一个相对应地将从SDRAM 300-0 输入的数据信号DQ-O[O]作为第三数据信号O—DQe-O[O]或第四数据信号 O—DQo-O[O]输出至后面要描述的处理器13，如图5所示。类似的是，DQ 信号输入控制器20与多个DQ信号输入控制器20-0到20-k中的每一个 相对应地执行控制，以将从SDRAM 300-0输入的数据信号DQ-O[k]作为 第三数据信号CUDQe-O[k]或第四数据信号O—DQo-O[k]输出至后面要描 述的处理器13。
在控制电路单元15-n中，多个DQ信号输入控制器20与多个DQ信 号输入控制器20-0到20-k中的每一个相对应地执行控制，以将从SDRAM 300-n输入的数据信号DQ-n[O]作为第三数据信号O—DQe-n[O]或第四数据信号0—DQo-n[O]输出至后面要描述的处理器13，如图6所示。类似的是， DQ信号输入控制器20与多个DQ信号输入控制器20-0到20-k中的每一 个相对应地执行控制，以将从SDRAM 300-n输入的数据信号DQ-n[k]作 为第三数据信号O一DQe-n[k]或第四数据信号O—DQo-n[k]输出至后面要 描述的处理器13。
下文中，作为指定第三数据信号的标号，当必需指定多个第三数据 信号中的一个时使用标号CUDQe-O[O]、 O_DQe-0[l]、…或O_DQe-0[k]， 或者标号O一DQe-n[O]、 O一DQe-n[l]、…或O—DQe-n[k]，而当指定任意第 三数据信号时使用标号0_DQe。下文中，作为指定第四数据信号的标号， 当必需指定多个第四数据信号中的一个时使用标号O—DQo-O[O]、 O—DQo-O[l〗、…或O—DQo-O[k〗，或者0—DQo-n[O]、 O—DQo画n[l]、…或 O—DQo-n[k]，而当指定任意第四数据信号时使用标号0—DQo。
下文中，参照数据信号，当必需指定第三数据信号和第四数据信号 时，使用指定第三数据信号的标号O一DQe、或者O一DQe-O[O]、 O—DQe-O[l]、…或0—DQe-O[k]，或者0—DQe-n[O]、 O—DQe-n[l]、…或 O—DQe-n[k]，和指定第四数据信号的标号O—DQo、或者0—DQo-O[O]、 O—DQo-O[l]、…或0—DQo-O[k]，或者0—DQo-n[O]、 O—DQo-n[l]、…或 O—DQo-n[k]。当不必指定第三数据信号和第四数据信号时，使用与相应 应SDRAM 300-0至l」300-n相对应的指定数据信号的标号DQ-O[O]到 DQ-O[k]和DQ-n[O]到DQ-n[k]，而当指定任意数据信号时，使用标号DQ。 为方便起见，当不必指定第三数据信号和第四数据信号时，可以使用标 号DQ-0到DQ-n，来代替指定与相应SDRAM 300-0到300-n相对应的指 示数据信号的标号DQ-O[O]到DQ-O[k]和DQ-n[O]到DQ-n[k〗。
换句话说，与SDRAM 300-0相对应的第三数据信号0—DQe-0
到 CLDQe-O[k]对应于第三数据信号0_DQe、数据信号DQ-0
到DQ-0[k〗、 数据信号DQ-0以及数据信号DQ。与SDRAM 300-n相对应的第三数据 信号O一DQe-n
到O一DQe-n[k]对应于第三数据信号O一DQe、数据信号 DQ-n[O]到DQ-n[k]、数据信号DQ-n以及数据信号DQ。与SDRAM 300-0 相对应的第四数据信号0—DQo-O[O]到0—DQo-O[k]对应于第四数据信号O—DQo、数据信号DQ-0
到DQ-0[k]、数据DQ-0以及数据信号DQ。 与SDRAM 300-n相对应的第四数据信号O—DQo-n[O]到O—DQo-n[k]对应 于第四数据信号0_DQo、数据信号DQ-n
到DQ-n[k]、数据DQ-n以及
数据信号DQ。
如图5和图6所示，DQ信号输入控制器20例如具有触发器FF5、 用于输入的可变延迟电路DR1、触发器FF6、触发器FF7、用于输入的可 变延迟电路DR2，以及触发器FF8。
当经由后面要描述的读取侧DQS延迟电路DR0从SDRAM 300输入 数据选通信号DQS时，触发器FF5将从SDRAM 300输入的第三数据信 号O一DQe输出至用于输入的可变延迟电路DR1 。
用于输入的可变延迟电路DR1由根据上述第一实施方式的可变延迟 电路100形成。用于输入的可变延迟电路DR1延迟从触发器FF5输入的 第三数据信号O—DQe (对应于图1中的"IN")达通过后面要描述的输 入延迟量设置部24设置的输入延迟量，接着将该数据信号输出至触发器 FF6 (对应于图1中的"OUT")。
在这种实施方式中，针对多个控制电路单元15-0到15-n中的每一个 设置输入延迟量。具体来说，将输入延迟量Dt2-0设置给控制电路单元 15-0中的用于输入的可变延迟电路DR1。类似的是，将输入延迟量Dt2-n 设置给控制电路单元15-n中的用于输入的可变延迟电路DR1。
下文中，作为指定输入延迟量的标号，当必需指定多个输入延迟量 中的一个时使用标号Dt2-0、 Dt2-K…或Dt2-n，而当指定任意输入延迟 量时使用标号Dt2。
在根据这种实施方式的用于输入的可变延迟电路DR1中，输入控制 信号d2对应于上述第一实施方式中的延迟控制信号SELdly、第一选择信 号SELts以及第二选择信号SELin;而输入延迟量Dt2对应于上述第一实 施方式中的延迟量TDL。
在根据这种实施方式的用于输入的可变延迟电路DR1中，使用了第 一延迟电路(第一延迟部)101，其可以按从"0"到"7"的八个阶段设 置第一延迟量DL1 (参照上述第一实施方式)，其中，最大延迟量MDL为"7"。
针对根据这种实施方式的用于输入的可变延迟电路DR1，输入是从 读取侧DQS延迟电路DR取得的多个定时信号CK3-0到CK3-m。这些定 时信号CK3-0到CK3-m对应于上述第一实施方式中的多个定时信号TSO 到TSm。
在这种实施方式中，这些定时信号CK3-0到CK3-m从读取侧DQS 延迟电路DR1中的预定位置取得，以使范围从第0定时信号CK3-0到第 m定时信号CK3-m的定时信号CK3-0到CK3-m在相位方面按90度的间 隔延迟，并接连输入至用于输入的可变延迟电路DR1。
同时，作为从读取侧DQS延迟电路DRO取得多个定时信号CK3-0 到CK3-m的方法，多种已知技术中的任一种都可采用。
在该图中，为方便起见，用标号CK3指定多个定时信号CK3-0到 CK3-m。
用于输入的可变延迟电路DR1具有延迟数据信号DQ达第一延迟 量(第一输入延迟量)DL1的第一延迟电路(第一输入延迟部)101、延 迟数据信号DQ达比第一延迟量DL1大的第二延迟量(第二输入延迟量) DL2的第二延迟电路(第二输入延迟部)102，以及选择器(输入延迟量 选择器)103，该选择器103选择信号路线，其中，当输入延迟量Dt2超 出可通过第一延迟电路101 (参照图1)延迟的最大延迟量(最大输入延 迟量)MDL时，使输入延迟量Dt2为第一延迟量DL1与第二延迟量DL2 的和。
在第二延迟电路102中，选择器(用于输入的选择电路)104基于 输入延迟量Dt2选择具有不同相位的多种定时信号CK3-0到CK3-m中的 任一个，并且D触发器(用于输入的时序电路)105根据选择器104 (参 照图1)选定的定时信号延迟数据信号DQ达第二延迟量DL2。
当从第一时钟信号生成器14输入时钟信号CK1时，触发器FF6将 从用于输入的可变延迟电路DR1输入的第三数据信号O一DQe输出至后 面要描述的处理器13。
当经由后面要描述的读取侧DQS延迟电路DRO从SDRAM 300输入
25数据选通信号DQS时，触发器FF7将从SDRAM 300输入的第四数据信 号O一DQo输出至用于输入的可变延迟电路DR2。
用于输入的可变延迟电路DR2由根据前述第一实施方式的可变延迟 电路100形成。用于输入的可变延迟电路DR2基于来自后面要描述的输 入延迟量设置部24的输入控制信号d2，延迟从触发器FF7输入的第四数 据信号O—DQo达输入延迟量设置部24设置的输入延迟量Dt2，并将该 第四数据信号O一DQo输出至触发器FF8。
另外，用于输入的可变延迟电路DR2与上述用于输入的可变延迟电 路DR1类似地构成，由此，在此省略了其详细描述。
在这种实施方式中，针对多个SDRAM300-0到300-n中的每一个设 置相同输入延迟量Dt2。
具体来说,将输入延迟量Dt2-0设置给图5所示的控制电路单元15-0 中提供的用于输入的可变延迟电路DR1和DR2中的每一个。类似的是， 将输入延迟量Dt2-n设置给图6所示的控制电路单元15-n中提供的用于 输入的可变延迟电路DR1和DR2中的每一个。
下文中，作为指定用于输入的可变延迟电路的标号，当必需指定用 于输入的多个可变延迟电路中的一个时使用标号DR1、 DR2等，而当指 定用于输入的任意可变延迟电路时使用标号DR。
在下面的描述中，为方便起见，可以将标号DR-1用于指定与第l-ch 的SDRAM 300-0相对应的用于输入的可变延迟电路。类似的是，可以将 标号DR-n用于指定与第n-ch的SDRAM 300-n相对应的用于输入的可变 延迟电路。
当从第一时钟信号生成器14输入时钟信号CK1时，触发器FF8将 从用于输入的可变延迟电路DR2输入的第四数据信号O一DQo输出至后 面要描述的处理器13。
OR电路OR在使用后面要描述的写平衡功能时基于第三数据信号 O一DQe和第四数据信号O一DQo向后面要描述的处理器13输出响应信号 (例如，High信号)。
具体来说，当输入与SDRAM 300-0相对应的多个第三数据信号O—DQe-0
到O—DQe-0[k]以及与SDRAM 300-0相对应的多个第四数据 信号0—DQo-0
到O—DQo-O[k]中的任一个时，例如，如图5所示，如果 使用后面要描述的写平衡功能，则设置在控制电路单元15-0中的OR电 路OR向后面要描述的处理器13输出响应信号O_DQX-0。
同样，当输入与SDRAM 300-n相对应的多个第三数据信号 O—DQe-n
到O—DQe-n[k]以及与SDRAM 300-n相对应的多个第四数据 信号CLDQo-n
到O—DQo-n[k]中的任一个时，如图6所示，如果使用写 平衡功能，则设置在控制电路单元15-n中的OR电路OR向后面要描述 的处理器13输出响应信号O—DQX-n。
下文中，作为指定响应信号的标号，当必需指定多个响应信号中的 一个时使用标号O—DQX-O、 0_DQX-1、…或0一DQX-n，而当指定任意 响应信号时使用标号O一DQX。
处理器13在信息处理装置10a中执行各种数值计算、信息处理以及 设备控制等。在这种实施方式中，处理器13充任延迟时间控制器22 (参 照图4)。处理器13具有MAC (介质接入控制；未示出)。处理器13经 由MAC输入/输出各种信号(数据信号DQ、时钟信号CLK、响应信号 DQX等)。
延迟时间控制器22输出用于针对设置在控制电路单元15-0到15-n 中的每一个中的用于输出的可变延迟电路DW和用于输入的可变延迟电 路DR中的每一个设置延迟量的控制信号。如图4所示，延迟时间控制 器22具有输出延迟量设置部23和输入延迟量设置部24。
输出延迟量设置部23利用写平衡功能控制设置在控制电路单元15-0 到15-n中的每一个中的用于输出的可变延迟电路DW以延迟达输出延迟 量Dtl。输出延迟量设置部23输出用于设置输出延迟量Dtl的输出控制 信号dl。在这种实施方式中，输出延迟量设置部23利用写平衡功能，在 写入操作时针对多个SDRAM 300-0到300-n设置数据选通信号DQS-0 到DQS-n的延迟量Dtl-0到Dtl-n。
写平衡功能是调节数据选通信号DQS-O到DQS-n中的每一个以与时 钟信号CK1同步地或几乎同步地将数据选通信号DQS-0到DQS-n输入
27至多个SDRAM 300-0到300-n的功能。这个功能通过基于分别从SDRAM 300-0到300-n输出的数据信号DQ-0到DQ-n，通过设置要向时钟信号线 按菊链方式布线到的相应SDRAM 300-0到300-n输出的数据选通信号 DQS-0到DQS-n的输出延迟量Dtl-0到Dtl-n来实现。
图7是用于例示根据第二实施方式的信息处理装置的输出延迟量设 置部中的写平衡功能的图。
下文中，经由其中如图7所示设置针对第O-ch的SDRAM 300-0的 输出延迟量Dtl-0和针对第n-ch的SDRAM 300-n的输出延迟量Dtl-n的 实施例，对在输出延迟量设置部23中利用写平衡功能对针对相应 SDRAM 300-0到300-n的输出延迟量Dtl-0到Dtl-n的设置进行描述。
当同时或几乎同时将时钟信号CK1和数据选通信号DQS(图7所示 实施例中的DQS-0和DQS-n)输入至SDRAM中的每一个(图7所示实 施例中的SDRAM 300-0和SDRAM 300-n)时，每一个SDRAM都向存 储器控制器12输出数据信号DQ(图7所示实施例中的DQ-O[O]到DQ-O[k] 以及DQ-n[O]到DQ-n[k])。
首先，存储器控制器12向每一个SDRAM (图7所示实施例中的 SDRAM 300-0和SDRAM 300-n)输出时钟信号CK1，并且同时或几乎 同时地，向每一个SDRAM (图7所示实施例中的SDRAM 300-0和 SDRAM 300-n)输出数据选通信号DQS (图7所示实施例中的DQS-0和 DQ-n)(参照图7中的时刻"TO")。
例如，在通过写平衡功能调节输出延迟量Dtl之前，将时钟信号CK1 延迟达从输入数据选通信号DQS-0时起的时段Dtl-0 (参照图7中的时 刻"Tl"和时点"A")，接着输入至第O-ch的SDRAM 300-0 (参照图7 中的时刻"T2")，如图7所示。另一方面，将时钟信号CK1延迟达从输 入数据选通信号DQS-n时起的时段DTl-n (参照图7中的时刻"Tl"和 时点"B")，接着输入至第n-ch的SDRAM 300-n(参照图7中的时刻"T3")。
在这种情况下，将输出延迟量Dtl-0设置给用于输出的可变延迟电 路DW-0 (参见图7中的时刻"T2")，以将数据选通信号DQS-0和时钟 信号CK1同时或几乎同时输入至第O-ch的SDRAM的300-0。另一方面，将输出延迟量Dtl-n设置给用于输出的可变延迟电路DW-n (参照图7中 的时刻"T3"),以将数据选通信号DQS-n和时钟信号CKi同时或几乎同 时输入至第n-ch的SDRAM的300-n。
更具体地说，在第0-ch的SDRAM的300-0中，输出延迟量设置部 23 (图7中未示出)逐渐扩展用于输出的可变延迟电路DW-O的延迟时 间直到同时或几乎同时输入时钟信号CK1和数据选通信号DQS-0为止， 并且设置来自SDRAM 300-0的数据信号DQ-0
到DQ-O[k]中的任一个 输入至OR电路OR-0的时间，从而将响应信号O-DQX-0从OR电路OR-0 输出到用于输出的可变延迟电路DW-O，作为延迟量Dtl-O。
另一方面，在第n-ch的SDRAM的300-n中，输出延迟量设置部23 (图7中未示出)逐渐扩展用于输出的可变延迟电路DW-n的延迟时间 直到同时或几乎同时输入时钟信号CK1和数据选通信号DQS-n为止，并 且设置将来自SDRAM 300-n的数据信号DQ-n
到DQ-n[k]中的任一个 输入至OR电路OR-n的时间，接着响应信号O-DQX-n被由此从OR电 路OR-n输出到用于输出的可变延迟电路DW-n，作为延迟量Dtl-n。
因此，将针对相应SDRAM 300-0到300-n的输出延迟量Dtl-0到 Dtl-n设置得按第0-ch的SDRAM的300-0到第n-ch的SDRAM的300-n 的降序逐渐增加。
输出延迟量设置部23将输出控制信号dl输出至用于输出的可变延 迟电路的DW-0至lj DW-n，以使分别获得设置的输出延迟量Dtl-0到 Dtl-0n。用于输出的可变延迟电路的DW-0到DW-n分别基于这些控制信 号dl ，延迟数据选通信号DQS-0到DQS-n达输出延迟量Dtl-0到Dtl-On。
艮P ，在写入操作时，用于输出的可变延迟电路DW延迟要向SDRAM 300输出的数据选通信号DQS达利用写平衡功能设置的输出延迟量Dtl 。
图8是用于例示根据本发明第二实施方式信息处理装置中输出延迟 量设置部设置延迟量的次序的图。图9是示出了设置延迟量的次序的时 间图。
输出延迟量设置部23沿时钟信号线的布线路线按次序接连设置针 对相应SDRAM 300-0到300-n的输出延迟量Dtl-0到Dtl-n。在图8所示实施例(无缓冲DIMM)中，输出延迟量设置部23按输出延迟量Dtl-0、 输出延迟量Dtl-l、输出延迟量Dtl-2、输出延迟量Dtl-3、输出延迟量 Dtl-4、输出延迟量Dtl-5、输出延迟量Dtl-6以及输出延迟量Dtl-7的次 序设置输出延迟量，以针对首先输入时钟信号CK1的SDRAM 300-0的 延迟量Dtl-0开始而以针对最后输入时钟信号CK1的SDRAM 300-7的延 迟量Dtl-7结束。
输出延迟量设置部23采用己经为与一个SDRAM (例如，SDRAM 300-2)相邻的另一个SDRAM (例如，SDRAM 300-1)设置的输出延迟 量Dtl (例如，Dtl-l)作为起始延迟量Dtlst，并且以步进方式改变起始 延迟量，来设置要设置用于该个SDRAM 300 (例如，300-2)的输出延 迟量Dtl (例如，Dtl-2)。
在图9所示实施例中，输出延迟量设置部23首先将输出控制信号 dl输出至与第0-ch的SDRAM 300-0相对应的用于输出的可变延迟电路 DW-0，将设置值"0"(参照图9中的时刻"B1")设置成用于输出的可 变延迟电路DW-0的输出延迟量Dtl-O，从"0"到"1"、 "2"、 "3"、 "4"、 "5"以及"6"以步进方式增加该设置值，以及将在从OR电路OR-0输 出响应信号O—DQX-0时获取的设置值SV-0设置为输出延迟量DU-0(参 照图9中的时刻"B2")。
另外，该设置值SV-0是针对SDRAM 300-0的输出延迟量Dtl-0的 由"SELdly (O)"、 "SELin (O)"以及"SELts (O)"组成的设置值，如 图9所示。类似的是，该设置值SV-1到SV-n是针对相应SDRAM 300-1 到SDRAM 300-n的输出延迟量Dtl-l到DTl-n的由"SELdly( 1 )"、"SELin (O"以及"SELts (l)"到"SELdly (n)"、 "SELin (n)"以及"SELts (n)"组成的设置值。
"SELdly (O)"是用于将输入至用于输出的可变延迟电路DW-0的 信号(参照图1中的标号"IN")的延迟量DL1 (参照上述第一实施方式) 设置到第一延迟电路101 (参照图l)的值。在这种实施方式中，这个值 表示lT入到用于输出的可变延迟电路DW-0的信号所通过的构成第一延 迟电路101的延迟部件的数量。"SELdly (l)"到"SELdly (n)"和上述"SELdly (O)"相同。
"SELin (O)"是用于将输入到用于输出的可变延迟电路DW-0的信 号的信号路线设置到选择器103 (参照图l)的值。在这种实施方式中， 值"0"表示选择将向可变延迟电路DW-0输入的信号直接引导至选择器 103的信号路线。使T表示选择将输入刮用于输出的可变延迟电路DW-0 的信号经由第二延迟电路102引导至选择器103的信号路线。"SELin(l)" 到"SELin (n)"和上述"SELin (O)"相同。
"SELts (O)"是用于将多个时钟信号CK1-0到CKl-m中选定的一 个时钟信号设置到选择器104 (参照图l)的值。在这种实施方式中，值
"0"表示选择第0时钟信号CKl-O。类似的是，值"1"表示选择第一 时钟信号CK1-1，而值"n"表示选择第n时钟信号CKl-n。 "SELts (l)" 到"SELts (n)"和上述"SELts (O)"相同。
对于该设置值SV-O，将"SELdly (O)"设置成值"6"，将"SELin
(O)"设置成值"0"，而将"SELts (O)"设置成值"1"。
输出延迟量设置部23采用设置为针对第O-ch的SDRAM 300-0的输 出延迟量Dtl-0的设置值SV-O，作为起始延迟量Dtlst (参照图9中的时 刻"B2")，并由此，设置针对第l-ch的SDRAM300-1的输出延迟量Dtl-l。 具体来说，输出延迟量设置部23将输出控制信号dl输出至与第l-ch的 SDRAM 300-1相对应的用于输出的可变延迟电路DW-1，以从起始延迟 量Dtlst (设置值SV-O;参照图9中的时刻"B2")起以步进方式增加用 于输出的可变延迟电路DW-1的输出延迟量Dtl-l，以及将在从OR电路 0R-1输出响应信号0一DQX-1时获取的设置值SV-1设置为输出延迟量 Dtl-l (参照图9中的时刻"B4")。
在这种情况下，输出延迟量设置部23在延迟量TDL超出最大延迟 量MDL (在这种实施方式中"7")时重置第一延迟电路101的延迟量 DL1 (DL1 = "0")，并且输出一输出控制信号dl ("SELin(l)" = "l")， 以将该信号路线切换成延迟量TDL为第一延迟量DL1与第二延迟量DL2
(在这种情况下，第O-di时钟信号CK1-0)的和的信号的信号路线(参 照图9中的时刻"B3")。因此，在图9所示实施例中，作为设置值SV-1，将"SELdly(l)" 设置成值"3"，将"SELin 设置成值"1"，而将"SELts (l)"设
置成值"1"。
类似的是，对于针对SDRAM 300-2到300-n的输出延迟量Dtl-2到 Dtl-n，输出延迟量设置部23采用针对前一 SDRAM 300-1、 300-2、…或 300-n-l的输出延迟量DU-l、Dtl-2、…或Dtl-n-l(设置值SV-1到SV-n-l; 对于设置值SV-1，参照图9中的时刻"B4")，作为起始延迟量Dtlst，以 从起始延迟量Dtlst起以步进方式增加输出延迟量Dtl-l到Dtl-n-l，以 及将在从OR电路OR-2、 OR-3、…或OR-n输出响应信号0_DQX-2、 0一DQX-3、…或OJDQX-n时获取的设置值SV-2、 SV-3、…或SV-n设置 为输出延迟量Dtl-2、Dtl-3、…或Dtl-n(参照图9中的时刻"B5"和"B7")。
只要延迟量TDL超出最大延迟量MDL，就利用选择延迟量TDL为 第一延迟量DL1与第二延迟量DL2的和的信号用路线，输出延迟量设置 部23重置第一延迟电路101的延迟量DL1，并且输出所述输出控制信号 dl (例如，"SELts (n)" = "p")，用于将针对第二延迟量DL2的当前时 钟信号(例如，p-l (其中，p为从l到n的自然数))切换成下一个时钟 信号(例如，第p时钟信号CKl-p)(参照图9中的时刻"B5"和"B6")。
结果，对于设置值SV-2，将"SELdly (2)"设置成值"1"，将"SELin (2)"设置成值"1"，而将"SELts(2)"设置成值"2"。对于设置值SV-n， 将"SELdly (n)"设置成值"2"，将"SELin (n)"设置成值"1"，而将 "SELts (n)"设置成值"3"。
如上所述，输出延迟量设置部23基于已经为一个SDRAM 300设置 的输出延迟量Dtl设置要为另一个SDRAM 300设置的输出延迟量Dtl 。
下文中，参照图10所示流程图(步骤Sll到S24)，对在输出延迟 量设置部23中设置针对多个SDRAM 300-0到300-n的输出延迟量Dtl-0 到Dtl-n的顺序进行描述。
首先，输出延迟量设置部23初始化表示要设置的SDRAM 300的变 量"n" (n = 0;步骤Sll)，并且初始化一起用来表示输出控制信号dl 的变量"SELdly (n)"、 "SELin (n)"以及"SELts (n)" (SELdly (n)=0、 SELin (n) = 0以及SELts (n) =1;步骤S12)。
接下来，输出延迟量设置部23确定响应信号CLDQX-n是否从"Low" 转变成"High"(步骤S13)。如果响应信号0—DQX-n没有从"Low"转 变成"High"(参照步骤S13处的"否"路线)，则输出延迟量设置部23 确定变量"SELdly (n)"是否最大(步骤S14)。
如果变量"SELdly (n)"不是最大(参照步骤S14处的"否"路线)， 则输出延迟量设置部23将值"1"添加至变量"SELdly (n)"(步骤S15)， 并且返回至步骤S13。
如果变量"SELdly (n)"最大(参照步骤S14处的"是"路线)，则 输出延迟量设置部23确定变量"SELin (n)"是否为值"1"(步骤S16)。
如果变量"SELin (n)"不是值"1"(参照步骤S16处的"否"路线)， 则输出延迟量设置部23将变量"SELin (n)"设置成值"1"(步骤S17), 重置变量"SELdly (n)" (SELdly (n) =0)，并且返回至步骤S13。
如果变量"SELin (n)"为值"1"(参照步骤S16处的"是"路线)， 则输出延迟量设置部23确定变量"SELts (n)"是否最大(步骤S19)。
如果变量"SELts (n)"不是最大(参照步骤S19处的"否"路线)， 则输出延迟量设置部23将值"1"添加至变量"SELts (n)"(步骤S20)， 重置变量"SELdly (n)" (SELdly (n) = 0)(步骤S18)，并且返回至步 骤S13。
如果变量"SELts (n)"最大(参照步骤S19处的"是"路线)，则 输出延迟量设置部23因变量"SELdly (n)"、 "SELin (n)"以及"SELts (n)"超出设置范围而不能添加希望的延迟量。由此，过程返回至步骤 Sll，以再次执行操作或生成警告，并且终止该处理(异常结束)。
如果响应信号O—DQX-n从"Low"转变成"High",艮卩，如果接收 到响应信号0_DQX-n (参照步骤S13出的"是"路线)，则输出延迟量 设置部23锁定设置给变量"SELdly (n)"、 "SELin (n)"以及"SELts (n)" 的值(保持恰好前面的状态)(步骤S21)。
输出延迟量设置部23确定变量"n"是否为最大(步骤S22)。
如果变量"n"不是最大(参照步骤S22处的"否"路线)，则输出延迟量设置部23将在步骤S21处锁定的变量"SELdly(n)"、"SELin(n)" 以及"SELts (n)"的值设置成变量"SELdly (n+l)"、 "SELin (n+l)" 以及"SELts (n+l)"(步骤S23),将变量"n"增加值"1"(步骤S24)， 移位至下一个SDRAM，并且返回至步骤S13。
如果变量"n"最大(参照步骤S22处的"是"路线)，则输出延迟 量设置部23终止该处理(正常结束)。
如上所述，将输出延迟量Dtl-0到Dtl-n设置给全部SDRAM 300-0 到300-n。
输入延迟量设置部24控制设置在控制电路单元15-0到15-n中的每 一个中的可变延迟电路DR，以基于输出延迟量设置部23设置的输出延 迟量Dtl-0到Dtl-n延迟输入延迟量Dt2。输入延迟量设置部24输出用 于设置输入延迟量Dt2的输入控制信号d2 ("SELdly (n)"、 "SELin (n)" 以及"SELts (n)")。在这种实施方式中，输入延迟量设置部24基于输 出延迟量设置部23设置的输出延迟量Dtl-0到Dtl-n，在读取操作时， 计算并设置从相应多个SDRAM 300-0到300-n输入的数据信号DQ-0到 DQ-n的输入延迟量Dt2。
在根据这种实施方式的输入延迟量设置部24中，将针对一个 SDRAM 300-x (x是从0到n的变量)的输入延迟量Dt2-x设置成，使得 针对这个SDRAM的输出延迟量Dtl-x与输入延迟量Dt2-x的和等于针对 另一 SDRAM 300-y (y是从0到n的变量)的输出延迟量Dtl-y与输入 延迟量Dt2-y的和。
即，将针对相应SDRAM 300-0到300-n的输入延迟量Dt2-0到Dt2-n 设置成按第0-ch的SDRAM 300-0到第n-ch的SDRAM 300-n的次序减少。
输入延迟量设置部24将输入控制信号d2输出至用于输入的可变延 迟电路DR-0到DR-n，以在其中进行输入延迟量Dt2-0到Dt2-n的设置。 用于输入的可变延迟电路DR-0到DR-n分别基于这些输入控制信号d2 延迟数据信号DQ-0到DQ-n达输入延迟量Dt2-0到Dt2-n。
换句话说，用于输入的可变延迟电路DR在读取操作时，延迟从 SDRAM 300输入的数据信号DQ达根据利用写平衡功能设置的向
34SDRAM输出的数据选通信号DQS的输出延迟量Dtl所设置的输入延迟 量Dt2。
如上所述，根据本发明第二实施方式的信息处理装置10a从存储器 控制器12中的现有电路中生成具有不同相位的多个时钟信号CKl-0到 CKl-m以及具有不同相位的定时信号CK3-0到CK3-m，由此，可以抑制 电路规模，并且较少功耗，同时提供和本发明上述第一实施方式相同的 工作效果。
基于利用写平衡功能设置的输出延迟量Dtl，针对按菊链方式通过 时钟信号线布线的SDRAM 300-0到300-n设置从SDRAM 300输入的数 据信号DQ的输入延迟量Dt2，由此，可以容易地设置从按菊链方式通过 时钟信号线布线的多个SDRAM 300-0到300-n输出的数据信号DQ的输 入时间。因此，可以防止因在执行读取操作的控制时数据信号DQ的传 播延迟而造成的混乱。本发明第二实施方式的第一变型例
接下来，参照图ll，对根据本发明第二实施方式的第一变型例的信 息处理装置10b进行说明。
图11是示意性示出根据本发明第二实施方式的第一变型例的信息处 理装置中的存储器控制器的电路构造的一个实施例的图。
如图11所示，根据本发明第二实施方式的第一变型例的信息处理装 置10具有代替用于输出的可变延迟电路DWO和DW1以及用于输入的可 变延迟电路DR1和DR2的用于输出的可变延迟电路DWOb和DWlb以 及用于输入的可变延迟电路DRlb和DR2b，连同存储器控制器12中的 第四时钟信号生成器25和第五时钟信号生成器26。信息处理装置10b的 其它部分与根据第二实施方式的信息处理装置10a的部分类似地构成。
在该图中，相同标号指定相同或对应部分，由此，这里省略了其详 细描述。
在图11中，为方便起见，将用于输出地址信号Add和命令信号CMD 的时钟信号线和信号线连接至DIMMll的端部的邻域中的位置(纸的上 部)。实际上，这些信号线连接至DIMM 11的中部(纸的中部)，如图3所示。
第四时钟信号生成器25基于从处理器13输入的时钟信号CLK按预 定周期生成时钟信号CK4，并输出该时钟信号CK4。第四时钟信号生成 器25可以按和时钟信号CLK相同的周期输出时钟信号，或者可以输出 其吋钟周期转换成诸如时钟信号CLK的周期的1/2、 1/4等的另一周期的 时钟信号CK4。
第五时钟信号生成器26基于从SDRAM 300输入的数据选通信号 DQS按预定周期生成时钟信号CK5，并且输出该时钟信号CK5。
与根据上述第二实施方式的用于输出的可变延迟电路DW0类似，用 于输出的可变延迟电路DW0b由根据第一实施方式的可变延迟电路100 形成。
在第一变型例中，将从第四时钟信号生成器25取得的多个时钟信号 CK4-0到CK4-m输入至用于输出的可变延迟电路DW0b，而不同于根据 上述第二实施方式的用于输出的可变延迟电路DWO。这些时钟信号 CK4-0至lj CK4-m对应于上述第一实施方式中的多个定时信号TSO到 TSm。
这些时钟信号CK4-0到CK4-m从第四时钟信号生成器25中的预定 位置取得，以使范围从第0时钟信号CK4-0到第m时钟信号CK4-m的 时钟信号CK4-0到CK4-m在相位方面按90度间隔延迟，并且接连输入 至用于输出的可变延迟电路DW0b，如同上述第二实施方式中的多个时 钟信号CK1-0到CKl-m。
用于输出的可变延迟电路DW0b的其它部分具有与根据上述第二实 施方式的用于输出的可变延迟电路DWO的功能和构造类似的功能和构 造，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输出的可变延迟电路DW1类似，用 于输出的可变延迟电路DWlb由根据第一实施方式的可变延迟电路100 形成。用于输出的可变延迟电路DW1基于来自输出延迟量设置部23的 输出控制信号dl，延迟从触发器FF1输入的第一数据信号I一DQe或第二 数据信号I—DQo达输出延迟量设置部23设置的输出延迟量Dtl，并将该数据信号输出至触发器FF2。
用于输出的可变延迟电路DWlb与用于输出的可变延迟电路DW0b
类似地构成，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输入的可变延迟电路DR1类似，用 于输入的可变延迟电路DRlb由根据第一实施方式的可变延迟电路100 形成。
在第一变型例中，将从第五时钟信号生成器26取得的多个时钟信号 CK5-0到CK5-m输入至用于输入的可变延迟电路DRlb，而不同于根据 上述第二实施方式的用于输入的可变延迟电路DRl。这些时钟信号CK5-0 到CK5-m对应于上述第一实施方式中的多个定时信号TSO到TSm。
与上述第二实施方式中的多个定时信号CK3-0到CK3-m类似，这些 时钟信号CK5-0到CK5-m从第五时钟信号生成器25中的预定位置取得， 以使范围从第0时钟信号CK5-0到第m时钟信号CK5-m的时钟信号 CK5-0到CK5-m在相位方面按90度间隔延迟，并且接连输入至用于输 入的可变延迟电路DRlb。
用于输入的可变延迟电路dRlb的其它部分具有与上述第二实施方 式中的用于输入的可变延迟电路DR1的功能和构造类似的功能和构造， 由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输入的可变延迟电路DR2类似，用 于输入的可变延迟电路DR2b由根据以上的第一实施方式的可变延迟电 路100形成。用于输入的可变延迟电路DR2b基于来自输入延迟量设置 部24的输入控制信号d2，延迟从触发器FF7输入的第四数据信号O—DQo 达输入延迟量设置部24设置的输入延迟量Dt2，并将该数据信号输出至 触发器FF8。
用于输入的可变延迟电路DR2b与上述用于输入的可变延迟电路 DRlb类似地构成，由此，这里省略了其详细描述。
根据本发明第二实施方式的第一变型例的信息处理装置10b可以比 从存储器控制器12中的电路生成时钟信号的情况更自由地生成具有不同 相位的多个时钟信号CK4-0到CK4-m和CK5-0到CK5-m，同时提供和上述第二实施方式相同的工作效果。本发明第二实施方式的第二变型例
接下来，参照图12，对根据本发明第二实施方式的第二变型例的信 息处理装置10c进行说明。
图12是示意性示出了根据本发明第二实施方式的第二变型例的信 息处理装置中的存储器控制器的构造的一个实施例的图。
如图12所示，根据本发明第二实施方式的第二变型例的信息处理装 置10c具有代替用于输出的可变延迟电路DW0和DW1以及用于输入 的可变延迟电路DR1和DR2的用于输出的可变延迟电路DW0c和DWlc 以及用于输入的可变延迟电路DRlc和DR2c;以及处理器13中的第六 时钟信号生成器27和第七时钟信号生成器28。信息处理装置10c的其它 部分与根据第二实施方式的信息处理装置10a的部分类似地构成。
在该图中，相同标号指定相同或对应部分，由此，这里省略了其详 细描述。
在图12中，为方便起见，将用于输出地址信号Add和命令信号CMD 的时钟信号线和信号线连接至DIMM 11的端部附近的位置(纸的上部)。 实际上，这些信号线连接至DIMMll的中部(纸的中部)，如图3所示。
第六时钟信号生成器27按用于执行处理器13的控制的预定周期生 成并输出时钟信号CK6。第七时钟信号生成器28按用于执行处理器13 的控制的预定周期生成并输出时钟信号CK7。
如同上述第二实施方式中的用于输出的可变延迟电路DWO，用于输 出的可变延迟电路DWOc由根据第一实施方式的可变延迟电路100形成。
在第二变型例中，将从第六时钟信号生成器27取得的多个时钟信号 CK6-0到CK6-m输入至用于输出的可变延迟电路DWOc，而不同于根据 上述第二实施方式的用于输出的可变延迟电路DWO。这些时钟信号 CK6-0至(j CK6-m对应于前述第一实施方式中的多个定时信号TSO到 TSm。
如同上述第二实施方式中的多个时钟信号CK1-0到CKl-m,这些时 钟信号CK6-0到CK6-m从第六时钟信号生成器27中的预定位置取得，以使范围从第0时钟信号CK6-0到第m时钟信号CK6-m的时钟信号 CK6-0到CK6-m在相位方面按90度间隔延迟，并且接连输入至用于输 出的可变延迟电路DWOc。
用于输出的可变延迟电路DWOc的其它部分具有与根据上述第二实 施方式的用于输出的可变延迟电路DWO的功能和构造类似的功能和构 造，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输出的可变延迟电路DW1相类似， 用于输出的可变延迟电路DWlc由根据第一实施方式的可变延迟电路 100形成。用于输出的可变延迟电路DWlc基于来自输出延迟量设置部 23的输出控制信号dl，延迟从触发器FF1输入的第一数据信号I—DQe 或第二数据信号I—DQo达输出延迟量设置部23设置的输出延迟量Dtl ， 并将该数据信号输出至触发器FF2。
用于输出的可变延迟电路DWlc与上述用于输出的可变延迟电路 DWOc类似地构成，由此，这里省略了其详细描述。
与根据上述第二实施方式的用于输入的可变延迟电路DR1类似，用 于输入的可变延迟电路DRlc由根据第一实施方式的可变延迟电路100 形成。
在第二变型例中，将从第七时钟信号生成器28取得的多个时钟信号 CK7-0到CK7-m输入至用于输入的可变延迟电路DRlc，而不同于根据 上述第二实施方式的用于输入的可变延迟电路DR1 。这些时钟信号CK7-0 到CK7-m对应于上述第一实施方式中的多个定时信号TSO到TSm。
如同上述第二实施方式中的多个定时信号CK3-0到CK3-m，这些时 钟信号CK7-0到CK7-m从第七时钟信号生成器28中的预定位置取得， 以使范围从第0时钟信号CK7-0到第m时钟信号CK7-m的时钟信号 CK7-0到CK7-m在相位方面按90度间隔延迟，并且接连输入至用于输 入的可变延迟电路DRlc。
用于输入的可变延迟电路DRlc的其它部分具有与上述第二实施方 式中的用于输入的可变延迟电路DR1的功能和构造类似的功能和构造， 由此，这里省略了其详细描述。
39与根据上述第二实施方式的用于输入的可变延迟电路DR2类似，用 于输入的可变延迟电路DR2c由根据第一实施方式的可变延迟电路100 形成。用于输入的可变延迟电路DR2c基于来自输入延迟量设置部24的 输入控制信号d2，延迟从触发器FF7输入的第四数据信号0—DQo达输 入延迟量设置部24设置的输入延迟量Dt2，并将该数据信号输出至触发 器FF8。
用于输入的可变延迟电路DR2c与用于输入的可变延迟电路DRlc 类似地构成，由此，这里省略了其详细描述。
如上所述，根据第二实施方式的第二变型例的信息处理装置10c可 以提供与第二实施方式的上述第一变型例所提供的工作效果类似的工作 效果。其它
本发明不限于上述实施例，而是在不脱离本发明的精神和范围的情 况下，可以按多种方式进行修改。
在上述实施方式中，将第一延迟电路101设置在第二延迟电路102 后面。然而，本发明不限于这个实施例。例如，可以将第一延迟电路101 设置在第二延迟电路102前面，并且可以将从第一延迟电路101输出的 信号输入至第二延迟电路102和选择器103。
在上述实施方式中，将多种定时信号TS0到TSm在相位方面按90 度间隔延迟，并且接连输入至选择器104。然而，本发明不限于这个实施 例。仅需要将相对于数据输入信号IN (参照图1)在相位方面延迟达a 的一个或更多个定时信号输入至选择器104。在ct-180度的情况下，通 过引用上述第一实施方式中的等式，m+l= 360/ 180，由此，m=l。因 此，只要将相对于数据信号IN延迟达180度的一个定时信号输入至选择 器104。
在上述实施方式中，第二延迟电路102具有D触发器105。然而， 本发明不限于这个实施例。例如，第二延迟电路102可以具有代替D触 发器的D锁存器。
图13是示意性示出根据本发明第二实施方式的信息处理装置的构造的另一实施例的图。
在本发明的上述第二实施方式中，按菊链方式布线SDRAM 300-0 到300-n。然而，本发明不限于这个实施例。时钟信号线可以在DIMMll 内分支成两个方向。在图13所示实施例(已注册DIMM)中，布线按这 样的方式进行，即，将时钟信号CK1输入至SDRAM 300-3和SDRAM 300-4，接着从SDRAM 300-3接连传播至SDRAM 300-0，同时从SDRAM 3-4接连传播至SDRAM 300-7。在这种情况下，按输出延迟量Dtl-3到输 出延迟量Dtl-0的次序接连设置，同时按输出延迟量Dtl-4到输出延迟量 Dtl-7的次序设置输出延迟量Dtl-0到Dtl-7。
尽管未示出，但在双面安装有SDRAM 300的DIMM的情况下，艮P， 当将一对SDRAM 300-0和SDRAM 300-1 、 一对SDRAM 300-2和SDRAM 300-3、 一对SDRAM 300-4和SDRAM 300-5以及一对SDRAM 300-6和 SDRAM 300-7都双面安装时，按输出延迟量Dtl-2和输出延迟量Dtl-O、 输出延迟量Dtl-3和输出延迟量Dtl-l、输出延迟量Dtl-4和输出延迟量 Dtl-6以及输出延迟量Dtl-5和输出延迟量Dtl-7的次序接连设置输出延 迟量Dtl-0到Dtl-7。
在上述第二实施方式中，处理器13执行延迟时间控制程序(延迟量 设置程序)，由此，充任输出延迟量设置部23和输入延迟量设置部24。
用于实现为输出延迟量设置部23和输入延迟量设置部24的功能的 程序(延迟时间控制程序)以记录在计算机可读记录介质(如软盘、CD (CD-ROM、 CD-R、 CD-RW等)、DVD (DVD-ROM、 DVD-RAM、 DVD-R、 DVD+R、 DVD-RW、 DVD+RW、 HD-DVD等)、蓝光(blu-ray)盘、磁 盘、光盘、光磁盘等)上的形式来提供。计算机从该记录介质读取该程 序，将它传递至内部存储装置或外部存储装置，接着存储它以供使用。 而且，可以将该程序记录在诸如磁盘、光盘、光磁盘等的存储装置(或 记录介质)中，并且经由通信线路从存储装置提供给计算机。
当实现输出延迟量设置部23和输入延迟量设置部24的功能时，通 过计算机的微处理器执行存储在内部存储装置中的程序。在这个时候， 该计算机可以读取记录在记录介质中的该程序而执行它。在本发明的第二实施方式中，计算机是包括硬件和操作系统的概念， 并且支持在该操作系统的控制下操作的硬件。而且，当在没有操作系统 的情况下单独利用应用程序操作硬件时，该硬件本身对应于计算机。硬
件设置有至少一个诸如CPU等的微处理器，和用于读取记录在记录介质 中的计算机程序的装置。在本发明第二实施方式中，信息处理装置10a、 10b以及10c具有作为计算机的功能。
而且，作为本发明第二实施方式中的记录介质，除软盘、CD、 DVD、 蓝光盘、磁盘、光盘或光磁盘以外，还可以使用诸如IC卡、盒式ROM、 磁盘、穿孔卡的各种计算机可读介质，计算机的内部存储装置(诸如 RAM、 ROM等的存储器)、外部存储装置以及打印有诸如条形码的代码 的印刷品。
权利要求
1、一种可变延迟电路(100)，该可变延迟电路能够改变从输入信号(IN)时起到输出所述信号(OUT)时的延迟量，所述可变延迟电路包括第一延迟部(101)，该第一延迟部用于延迟所述信号(IN)达第一延迟量；第二延迟部(102)，该第二延迟部用于延迟所述信号(IN)达比所述第一延迟量大的第二延迟量；以及延迟量选择器(103)，该延迟量选择器用于选择信号路线，其中，当所述延迟量超出可通过所述第一延迟部(101)延迟的最大延迟量时，使所述延迟量是所述第一延迟量与第二延迟量的和。
2、 根据权利要求1所述的可变延迟电路，其中，所述第二延迟部 (102)包括选择电路(104)，该选择电路用于基于所述延迟量选择多种定时信 号中的任一定时信号；和时序电路(105)，该时序电路用于根据所述选择电路(104)选定的 所述定时信号延迟所述信号(IN)达所述第二延迟量。
3、 根据权利要求1或2所述的可变延迟电路，其中，所述第一延迟 电路(101)由数字延迟电路形成，所述数字延迟电路通过使所述信号(IN) 通过串联连接的预定数量的延迟部件而延迟所述信号(IN)达所述第一 延迟量。
4、 根据权利要求2或3所述的可变延迟电路，其中，所述时序电路 (105)由D触发器形成。
5、 根据权利要求2或3所述的可变延迟电路，其中，所述时序电路 (105)由D锁存器形成。
6、 一种存储器控制电路(12)，该存储器控制电路具有写平衡功能 并且控制多个存储器(300-0到300-n)，针对所述多个存储器(300-0到 300-n)中的各存储器，所述存储器控制电路包括用于输出的可变延迟电路(DW)，该用于输出的可变延迟电路用于 延迟要向所述存储器(300)输出的数据选通输出信号达利用所述写平衡 功能设置的输出延迟量；所述用于输出的可变延迟电路(DW)包括-第一输出延迟部(101)，该第一输出延迟部用于延迟所述数据 选通输出信号达第一输出延迟量；第二输出延迟部(102)，该第二输出延迟部用于延迟所述数据 选通输出信号达比所述第一输出延迟量大的第二输出延迟量；以及输出延迟量选择器(103)，该输出延迟量选择器用于选择信号 路线，其中，当所述输出延迟量超出可由所述第一输出延迟部(IOI) 延迟的最大输出延迟量时，使所述输出延迟量是所述第一输出延迟 量与所述第二输出延迟量的和。
7、 根据权利要求6所述的存储器控制电路，其中，按菊链方式将时 钟信号线布线至所述多个存储器(300-0到300-n)。
8、 根据权利要求6或7所述的存储器控制电路，其中，所述第二输 出延迟部(102)包括用于输出的选择电路(104)，该用于输出的选择电路用于基于所述 输出延迟量选择多种定时信号中的任一定时信号；和用于输出的时序电路(105)，该用于输出的时序电路用于根据所述 用于输出的选择电路(104)选定的所述定时信号延迟所述数据选通输出 信号达所述第二输出延迟量。
9、 根据权利要求8所述的存储器控制电路，其中，所述定时信号是 当对所述存储器上执行读取/写入操作的控制时使用的时钟信号。
10、 一种存储器控制电路(12)，该存储器控制电路具有写平衡功能 并且控制多个存储器(300-0到300-n)，对于所述多个存储器(300-0到 300-n)中的各存储器，所述存储器控制电路包括用于输入的可变延迟电路(DR)，该用于输入的可变延迟电路用于 延迟从所述存储器(300)输入的数据输入信号达根据利用所述写平衡功 能设置的向所述存储器(300)输出的数据选通输出信号的输出延迟量而设置的输入延迟量；所述用于输入的可变延迟电路(DR)包括第一输入延迟部(101)，该第一输入延迟部用于延迟所述数据 输入信号达第一输入延迟量；第二输入延迟部(102)，该第二输入延迟部用于延迟所述数据 输入信号达比所述第一输入延迟量大的第二输入延迟量；以及输入延迟量选择器(103)，该输入延迟量选择器用于选择信号 路线，其中，当所述输入延迟量超出可由所述第一输入延迟部(IOI) 延迟的最大输入延迟量时，使所述输入延迟量是所述第一输入延迟 量与所述第二输入延迟量的和。
11、 根据权利要求10所述的存储器控制电路，其中，按菊链方式将 时钟信号线布线至所述多个存储器(300-0到300-n)。
12、 根据权利要求10或11所述的存储器控制电路，其中，所述第 二输入延迟部(102)包括用于输入的选择电路(104)，该用于输入的选择电路用于基于所述 输入延迟量选择多种定时信号中的任一定时信号；和用于输入的时序电路(105)，该用于输入的时序电路用于根据所述 用于输入的选择电路(104)选定的所述定时信号延迟所述数据输入信号 达所述第二输入延迟量。
13、 根据权利要求12所述的存储器控制电路，其中，所述定时信号 是当对所述存储器(300)执行读取/写入操作的控制时使用的信号。
14、 一种延迟量设置装置(10a、 10b、 10c)，该延迟量设置装置用 于针对权利要求6中的所述多个存储器(300-0到300-n)中的每一个存 储器设置权利要求6中的所述存储器控制电路(12)的所述输出延迟量， 所述延迟量设置装置包括输出延迟量设置部(23)，该输出延迟量设置部用于基于已经针对一 个存储器设置的输出延迟量设置要针对另一个存储器设置的输出延迟
15、 根据权利要求14所述的延迟量设置装置，其中，所述输出延迟量设置部(23)沿时钟信号线的布线路线按次序接连设置针对所述相应 多个存储器(300-0到300-n)的所述输出延迟量。
16、 根据权利要求15所述的延迟量设置装置，其中，所述输出延迟 量设置部(23)采用已经针对与所述另一个存储器(300)相邻的所述一 存储器(300)设置的输出延迟量，作为起始延迟量，并且以步进方式改 变所述起始延迟量，以设置要设置的所述输出延迟量。
17、 一种延迟量设置方法，该延迟量设置方法用于针对权利要求6 中的所述相应多个存储器(300-0到300-n)设置权利要求6中的所述存 储器控制电路(12)的所述输出延迟量，所述延迟量设置方法包括以下步骤基于已经针对一存储器设置的输出延迟量设置要针对另一个存储器 设置的输出延迟量。
18、 根据权利要求17所述的延迟量设置方法，其中，在所述设置输 出延迟量的步骤中，沿时钟信号线的布线路线按次序接连设置针对所述 相应多个存储器(300-0到300-n)的所述输出延迟量。
19、 根据权利要求18所述的延迟量设置方法，其中，在所述设置输 出延迟量的步骤中，釆用已经针对与所述另一个存储器(300)相邻的所 述一个存储器(300)设置的输出延迟量，作为起始延迟量，并且以步进 方式改变所述起始延迟量，以设置要设置的所述输出延迟量。
20、 一种延迟量设置程序，该延迟量设置程序用于使计算机执行针 对权利要求6中的所述相应多个存储器(300-0到300-n)设置权利要求 6中的所述存储器控制电路(12)的所述输出延迟量的延迟量设置功能， 所述延迟量设置程序使所述计算机充任输出延迟量设置部(23)，该输出延迟量设置部用于基于已经针对一 存储器(300)设置的输出延迟量设置要针对另一个存储器(300)设置 的输出延迟量。
全文摘要
本发明涉及可变延迟电路、存储器控制电路、延迟量设置装置和方法。该可变延迟电路(100)能够改变从输入信号(IN)时起到输出所述信号时的延迟量，所述可变延迟电路具有第一延迟部(101)，该第一延迟部延迟所述信号(IN)达第一延迟量；第二延迟部(102)，该第二延迟部延迟所述信号(IN)达比所述第一延迟量大的第二延迟量；以及延迟量选择器(103)，该延迟量选择器选择信号路线，其中，当所述延迟量超出可通过所述第一延迟部(101)延迟的最大延迟量时，使所述延迟量是所述第一延迟量与所述第二延迟量的和。可在宽范围下设置从输入信号时起到输出所述信号时的延迟量，同时抑制电路规模。
文档编号H03K5/13GK101442301SQ20081014925
公开日2009年5月27日 申请日期2008年9月22日 优先权日2007年11月20日
发明者山崎学 申请人:富士通株式会社