存储器电路的跨接结构的制作方法

存储器电路的跨接结构的制作方法
【专利摘要】本发明提供一种存储器电路，包括第一存储单元和与第一存储单元相邻的第二存储单元。第一存储单元包括：第一字线跨接线部，与第一存储单元的传输器件电耦接；和第二字线跨接线部。第二存储单元包括：第一字线跨接线部；和第二字线跨接线部，与第二存储单元的传输器件电耦接。第一存储单元的第一字线跨接线部和第二存储单元的第一字线跨接线部在第一互连层处相互连接。第一存储单元的第二字线跨接线部和第二存储单元的第二字线跨接线部在第一互连层处相互连接。
【专利说明】存储器电路的跨接结构
[0001 ]优先权声明
[0002]本申请要求于2015年3月16日提交的第62/133，928号美国临时专利申请的优先权。其全部内容结合于此作为参考。
[0003]相关申请
[0004]本申请涉及于2008年2月28日提交的名称为“ROM CELL⑶NNECT1N STRUCTURE”的第12/039,711号(现在为美国专利第7，920，403号)美国专利申请以及于2010年6月30日提交的名称为 “ROM CELL CIRCUIT FOR FINFET DEVICES” 的第 12/827,406号(现在为美国专利第8，212，295号)美国专利申请。上述申请的全部内容结合于此作为参考。
技术领域
[0005]本发明总体涉及半导体领域，更具体地，涉及存储器电路。
【背景技术】
[0006]半导体集成电路(IC)工业已经经历了快速发展。IC材料和设计的技术进步产生了多代1C，其中，每一代都具有比先前一代更小且更复杂的电路。在集成电路演化过程中，功能密度(即，每芯片面积的互连器件的数量)通常在增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。在一些应用中，存储器阵列包括多行栅电极，以电连接存储器阵列的存储单元的传输器件(pass device)的各行。当诸如存储器阵列中的栅电极结构的导电结构的宽度变得更小时，导电结构的单位长度电阻变得更大。在一些应用中，当导电结构的单位长度电阻变得更大时，导电结构上传输的数字信号具有更长的上升或下降时间。因此，在一些应用中，存储器阵列的不同位置处的不同的存储单元的传输器件的导通或截止的速度不同。

【发明内容】

[0007]根据本发明的一个方面，提供了一种存储器电路，包括:第一存储单元，包括:传输器件;字线部;第一字线跨接线部，与所述第一存储单元的传输器件和所述第一存储单元的字线部电耦接;和第二字线跨接线部；以及第二存储单元，与所述第一存储单元相邻，所述第二存储单元包括:传输器件;字线部;第一字线跨接线部;和第二字线跨接线部，与所述第二存储单元的传输器件和所述第二存储单元的字线部电耦接，其中，所述第一存储单元的第一字线跨接线部和所述第二存储单元的第一字线跨接线部在所述存储器电路的第一互连层处相互连接；以及所述第一存储单元的第二字线跨接线部和所述第二存储单元的第二字线跨接线部在所述存储器电路的第一互连层处相互连接。
[0008]优选地，所述第一存储单元的字线部和所述第二存储单元的字线部位于所述存储器电路的第一互连层上方的所述存储器电路的第二互连层处。
[0009]优选地，所述第一存储单元还包括:位线部;所述第二存储单元还包括:位线部；以及所述第一存储单元的位线部和所述第二存储单元的位线部在所述存储器电路的第一互连层处相互连接。
[0010]优选地，所述第一存储单元还包括:接触结构，与所述第一存储单元的传输器件的漏极端和所述第一存储单元的位线部电親接;所述第二存储单元还包括:接触结构，与所述第二存储单元的传输器件的漏极端和所述第一存储单元的位线部电耦接；以及所述第一存储单元的接触结构和所述第二存储单元的接触结构是同一接触结构。
[0011 ]优选地，该存储器电路还包括:第三存储单元，与所述第一存储单元相邻，所述第三存储单元包括:传输器件;字线部，与所述第一存储单元的字线部电耦接;第一字线跨接线部，所述第三存储单元的第一字线跨接线部和所述第一存储单元的第二字线跨接线部是同一线部；以及第二字线跨接线部，与所述第三存储单元的传输器件和所述第三存储单元的字线部电耦接；以及第四存储单元，与所述第三存储单元和所述第二存储单元相邻，所述第四存储单元包括:传输器件;字线部，与所述第二存储单元的字线部电耦接;第一字线跨接线部，与所述第四存储单元的传输器件和所述第四存储单元的字线部电耦接，所述第四存储单元的第一字线跨接线部和所述第二存储单元的第二字线跨接线部是同一线部;和第二字线跨接线部，其中，所述第三存储单元的第二字线跨接线部和所述第四存储单元的第二字线跨接线部在所述存储器电路的第一互连层处相互连接。
[0012]优选地，所述第一存储单元的传输器件包括:栅极结构;所述第二存储单元的传输器件包括:栅极结构;所述第三存储单元的传输器件包括:栅极结构;所述第四存储单元的传输器件包括:栅极结构;所述第一存储单元的传输器件的栅极结构与所述第三存储单元的传输器件的栅极结构连接；以及所述第二存储单元的传输器件的栅极结构与所述第四存储单元的传输器件的栅极结构连接。
[0013]优选地，所述第一存储单元还包括:隔离器件，具有栅极结构；所述第三存储单元还包括:隔离器件，具有栅极结构;所述第二存储单元还包括:隔离器件，具有栅极结构;所述第四存储单元还包括:隔离器件，具有栅极结构;所述第一存储单元的隔离器件的栅极结构与所述第三存储单元的隔离器件的栅极结构连接；以及所述第二存储单元的隔离器件的栅极结构与所述第四存储单元的隔离器件的栅极结构连接。
[0014]优选地，所述第一存储单元的字线部与所述第三存储单元的字线部在所述存储器电路的第一互连层上方的所述存储器电路的第二互连层处连接；以及所述第二存储单元的字线部与所述第四存储单元的字线部在所述存储器电路的第二互连层处连接。
[0015]根据本发明的另一方面，提供了一种存储器电路，包括:第一存储单元，所述第一存储单元包括:传输器件;和字线部;第二存储单元，与所述第一存储单元相邻，所述第二存储单元包括:传输器件；和字线部;第三存储单元，所述第三存储单元包括:传输器件；和字线部;第四存储单元，与所述第三存储单元相邻，所述第四存储单元包括:传输器件;和字线部;第一跨接单元，介于所述第一存储单元与所述第三存储单元之间，所述第一跨接单元包括:第一栅极结构，连接所述第一存储单元的传输器件的栅极结构与所述第三存储单元的传输器件的栅极结构;字线部，连接所述第一存储单元的字线部与所述第三存储单元的字线部;第一字线跨接线部，与所述第一跨接单元的第一栅极结构和所述第一跨接单元的字线部电耦接;和第二字线跨接线部；以及第二跨接单元，介于所述第二存储单元与所述第四存储单元之间，所述第二跨接单元包括:第一栅极结构，连接所述第二存储单元的传输器件的栅极结构与所述第四存储单元的传输器件的栅极结构；字线部，连接所述第二存储单元的字线部与所述第四存储单元的字线部;第一字线跨接线部;和第二字线跨接线部，与所述第二跨接单元的第一栅极结构和所述第二跨接单元的字线部电耦接，其中，所述第一跨接单元的第一字线跨接线部和所述第二跨接单元的第一字线跨接线部在所述存储器电路的第一互连层处相互连接；以及所述第一跨接单元的第二字线跨接线部和所述第二跨接单元的第二字线跨接线部在所述存储器电路的第一互连层处相互连接。
[0016]优选地，所述第一存储单元的字线部、所述第二存储单元的字线部、所述第三存储单元的字线部、所述第四存储单元的字线部、所述第一跨接单元的字线部以及所述第二跨接单元的字线部位于所述存储器电路的第一互连层上方的所述存储器电路的第二互连层处。
[0017]优选地，所述第一存储单元还包括:隔离器件;和参考电压线部;所述第二存储单元还包括:隔离器件;和参考电压线部;所述第三存储单元还包括:隔离器件;和参考电压线部;所述第四存储单元还包括:隔离器件;和参考电压线部;所述第一跨接单元还包括:第二栅极结构，连接所述第一存储单元的隔离器件的栅极结构与所述第三存储单元的隔离器件的栅极结构；和参考电压线部，连接所述第一存储单元的参考电压线部与所述第三存储单元的参考电压线部；以及所述第二跨接单元还包括:第二栅极结构，连接所述第二存储单元的隔离器件的栅极结构与所述第四存储单元的隔离器件的栅极结构；和参考电压线部，连接所述第二存储单元的参考电压线部与所述第四存储单元的参考电压线部。
[0018]优选地，从顶向下看，所述第一跨接单元的第一字线跨接线部和所述第一跨接单元的第二字线跨接线部未覆盖所述第一跨接单元的第二栅极结构；以及从顶向下看，所述第二跨接单元的第一字线跨接线部和所述第二跨接单元的第二字线跨接线部未覆盖所述第二跨接单元的第二栅极结构。
[0019]优选地，该存储器电路还包括:第三跨接单元，至少通过所述第一存储单元或所述第三存储单元与所述第一跨接单元分离，所述第三跨接单元包括:栅极结构，与所述第一存储单元的传输器件的栅极和所述第三存储单元的传输器件的栅极电耦接;字线部，与所述第一存储单元的字线部和所述第三存储单元的字线部电耦接;第一字线跨接线部，与所述第一跨接单元的栅极结构和所述第一跨接单元的字线部电耦接;和第二字线跨接线部；以及第四跨接单元，至少通过所述第二存储单元或所述第四存储单元与所述第二跨接单元分离，所述第四跨接单元包括:栅极结构，与所述第二存储单元的传输器件的栅极和所述第四存储单元的传输器件的栅极电耦接;字线部，与所述第二存储单元的字线部和所述第四存储单元的字线部电耦接;第一字线跨接线部;和第二字线跨接线部，与所述第二跨接单元的栅极结构和所述第二跨接单元的字线部电耦接，其中，所述第三跨接单元的第一字线跨接线部和所述第四跨接单元的第一字线跨接线部在所述存储器电路的第一互连层处相互连接；以及所述第三跨接单元的第二字线跨接线部和所述第四跨接单元的第二字线跨接线部在所述存储器电路的第一互连层处相互连接。
[0020]优选地，所述第三跨接单元通过多个第一存储单元与所述第一跨接单元分离，所述多个第一存储单元彼此串联邻接;所述第四跨接单元通过多个第二存储单元与所述第二跨接单元分离，所述多个第二存储单元彼此连续邻接;所述多个第一存储单元不具有位于所述存储器电路的第一互连层处的任何字线跨接线部；以及所述多个第二存储单元不具有位于所述存储器电路的第一互连层处的任何字线跨接线部。
[0021]根据本发明的又一方面，提供了一种存储器电路，包括:第一存储单元，所述第一存储单元包括:传输器件；隔离器件;和字线部;第二存储单元，与所述第一存储单元相邻，所述第二存储单元包括:传输器件；隔离器件;和字线部;第三存储单元，所述第三存储单元包括:传输器件；隔离器件;和字线部;第四存储单元，与所述第三存储单元相邻，所述第四存储单元包括:传输器件;隔离器件;和字线部;第一跨接单元，介于所述第一存储单元与所述第三存储单元之间，所述第一跨接单元包括:第一栅极结构，连接所述第一存储单元的传输器件的栅极与所述第三存储单元的传输器件的栅极;第二栅极结构，连接所述第一存储单元的隔离器件的栅极与所述第三存储单元的隔离器件的栅极;字线部，连接所述第一存储单元的字线部与所述第三存储单元的字线部;字线跨接线部，与所述第一跨接单元的第一栅极结构和所述第一跨接单元的字线部电耦接;和隔离栅极跨接线部，与所述第一跨接单元的第二栅极结构电耦接；以及第二跨接单元，介于所述第二存储单元与所述第四存储单元之间，所述第二跨接单元包括:第一栅极结构，连接所述第二存储单元的传输器件的栅极与所述第四存储单元的传输器件的栅极;第二栅极结构，连接所述第二存储单元的隔离器件的栅极与所述第四存储单元的隔离器件的栅极;字线部，连接所述第二存储单元的字线部与所述第四存储单元的字线部;字线跨接线部，与所述第二跨接单元的第一栅极结构和所述第二跨接单元的字线部电耦接;和隔离栅极跨接线部，与所述第二跨接单元的第二栅极结构电耦接，其中，所述第一跨接单元的隔离栅极跨接线部和所述第二跨接单元的隔离栅极跨接线部在所述存储器电路的第一互连层处相互连接;所述第一跨接单元的字线跨接线部位于所述存储器电路的第一互连层处；以及所述第二跨接单元的字线跨接线部位于所述存储器电路的第一互连层处。
[0022]优选地，所述第一存储单元的字线部、所述第二存储单元的字线部、所述第三存储单元的字线部、所述第四存储单元的字线部、所述第一跨接单元的字线部以及所述第二跨接单元的字线部位于所述存储器电路的第一互连层上方的所述存储器电路的第二互连层处。
[0023]优选地，该存储器电路还包括:第三跨接单元，至少通过所述第一存储单元或所述第三存储单元与所述第一跨接单元分离，所述第三跨接单元包括:第一栅极结构，与所述第一存储单元的传输器件的栅极和所述第三存储单元的传输器件的栅极电耦接;第二栅极结构，与所述第一存储单元的隔离器件的栅极和所述第三存储单元的隔离器件的栅极电耦接;字线部，与所述第一存储单元的字线部和所述第三存储单元的字线部电耦接;字线跨接线部，与所述第三跨接单元的第一栅极结构和所述第三跨接单元的字线部电耦接;和隔离栅极跨接线部，与所述第三跨接单元的第二栅极结构电耦接；以及第四跨接单元，至少通过所述第二存储单元或所述第四存储单元与所述第二跨接单元分离，所述第四跨接单元包括:第一栅极结构，与所述第二存储单元的传输器件的栅极和所述第四存储单元的传输器件的栅极电耦接;第二栅极结构，与所述第二存储单元的隔离器件的栅极和所述第四存储单元的隔离器件的栅极电耦接;字线部，与所述第二存储单元的字线部和所述第四存储单元的字线部电耦接;字线跨接线部，与所述第四跨接单元的第一栅极结构和所述第四跨接单元的字线部电耦接;和隔离栅极跨接线部，与所述第四跨接单元的第二栅极结构电耦接，其中，所述第三跨接单元的隔离栅极跨接线部和所述第四跨接单元的隔离栅极跨接线部在所述存储器电路的第一互连层处相互连接;所述第三跨接单元的字线跨接线部位于所述存储器电路的第一互连层处；以及所述第四跨接单元的字线跨接线部位于所述存储器电路的第一互连层处。
[0024]优选地，所述第三跨接单元通过多个第一存储单元与所述第一跨接单元分离，所述多个第一存储单元彼此连续邻接;所述第四跨接单元通过多个第二存储单元与所述第二跨接单元分离，所述多个第二存储单元彼此连续邻接;所述多个第一存储单元不具有位于所述存储器电路的第一互连层处的任何字线跨接线部；以及所述多个第二存储单元不具有位于所述存储器电路的第一互连层处的任何字线跨接线部。
[0025]优选地，该存储器电路还包括:第五跨接单元，至少通过所述第一存储单元或所述第三存储单元与所述第一跨接单元分离，所述第五跨接单元包括:栅极结构，与所述第一存储单元的传输器件的栅极和所述第三存储单元的传输器件的栅极电耦接;字线部，与所述第一存储单元的字线部和所述第三存储单元的字线部电耦接;第一字线跨接线部，与所述第五跨接单元的栅极结构和所述第五跨接单元的字线部电耦接;和第二字线跨接线部；以及第六跨接单元，至少通过所述第二存储单元或所述第四存储单元与所述第二跨接单元分离，所述第六跨接单元包括:栅极结构，与所述第二存储单元的传输器件的栅极和所述第四存储单元的传输器件的栅极电耦接;字线部，与所述第二存储单元的字线部和所述第四存储单元的字线部电耦接;第一字线跨接线部;和第二字线跨接线部，与所述第六跨接单元的栅极结构和所述第六跨接单元的字线部电耦接，其中，所述第五跨接单元的第一字线跨接线部和所述第六跨接单元的第一字线跨接线部在所述存储器电路的第一互连层处相互连接；以及所述第五跨接单元的第二字线跨接线部和所述第六跨接单元的第二字线跨接线部在所述存储器电路的第一互连层处相互连接。
[0026]优选地，该存储器电路还包括:第七跨接单元，与所述第二跨接单元相邻，所述第七跨接单元包括:字线跨接线部;和隔离栅极跨接线部，与所述第二跨接单元的隔离栅极跨接线部连接；以及第八跨接单元，与所述第七跨接单元相邻，所述第八跨接单元包括:字线跨接线部;和隔离栅极跨接线部，与所述第二跨接单元的隔离栅极跨接线部连接。
【附图说明】
[0027]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0028]图1A是根据一些实施例的只读存储器(ROM)电路中的两个ROM单元的电路示意图。
[0029]图1B是根据一些实施例的另一只读存储器(ROM)电路中的两个ROM单元的电路示意图。
[0030]图2A是根据一些实施例的基于图1A的ROM单元的ROM电路的四个ROM单元的顶视图，其中省略了关于ROM电路的第二互连层中和上面的组件的所有描述。
[0031]图2B是根据一些实施例的图2A的四个ROM单元的顶视图，其中描述了关于从ROM电路的第一互连层至第二互连层的组件。
[0032]图3是根据一些实施例的图2A和图2B的ROM电路沿着参考线A-A’截取的截面图。
[0033]图4是根据一些实施例的基于图2A和图2B的ROM单元所实施的存储器电路的一部分的布线图。
[0034]图5是根据一些实施例的基于图1A或图1B的ROM单元的ROM电路的多个ROM单元和四个跨接单元的顶视图，其中省略了关于ROM单元的一些组件的描述。
[0035]图6是根据一些实施例的基于图1A或图1B的ROM单元的另一ROM电路的多个ROM单元和四个跨接单元的顶视图，其中省略了关于ROM单元的一些组件的描述。
[0036]图7是根据一些实施例的具有图5和/或图6的跨接单元的存储器件的布线图。
【具体实施方式】
[0037]以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0038]此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
[0039]根据本发明的一些实施例，只读存储器(ROM)电路的同一行的两个相邻的ROM单元共用在第一互连层处沿着其单元边界跨接所实现的结构的字线，以减小ROM电路的字线结构的等效单位长度电阻。根据本发明的一些实施例，同一列的两个相邻的跨接单元共用第一互连层处的至少一个跨接线。
[0040]图1A是根据一些实施例的ROM电路100A中的两个ROM单元110[ i ]和110[ i + Ι ]的电路示意图。指数“i”是大于零的正整数。
[0041 ] ROM电路100A包括字线WL[i]和WL[i+l]以及位线BL。字线WL[i]与ROM单元110[i]电耦接，并且字线WL[i+l]与ROM单元110[i+l]电耦接。位线BL与ROM单元110[i]和110[i+l]电耦接。ROM电路100A还包括被相邻的ROM单元共用并且被配置为电隔离该相邻的ROM单元的隔离器件122。在一些实施例中，ROM电路100A包括具有与ROM单元110[i]和110[i+l]类似的配置的多个ROM单元对。
[0042]ROM单元110[i]包括传输器件112[i]和编码开关114[i]。传输器件112[i]是N型晶体管并且还被称为晶体管112[i]。晶体管112[i]的漏极端与位线BL电耦接。晶体管112[i]的栅极端与字线WL[i]电耦接。晶体管112[i]的源极端与编码开关114[i]电耦接。编码开关114[i]设置在晶体管112[i]与参考电压节点116[i]之间。将编码开关114[i]设定为“打开”或处于高阻态，以存储预定的逻辑值，诸如逻辑高值。将参考电压节点116[i]配置为接收参考电压VSS13ROM单元110[i+l]包括:传输器件112[i+l]，由N型晶体管实现;和编码开关114[1+1]，以与1?01单元110[1]类似的方式与位线此、字线胃1^+1]和参考电压节点116[1+1]电耦接，但是编码开关114[i+l]设定为“闭合”或处于低阻态，以存储另一预定的逻辑值，诸如逻辑低值。
[0043]在一些实施例中，通过选择性地形成或省略位线BL与对应的传输器件112[i]或112[i+l]之间的一个或多个导电通孔插塞或导线来实施编码开关114[i]和114[i+l]。在这种配置中，在制造ROM电路100A之后，存储在ROM单元110[i]和110[i+l]中的逻辑值是固定的(hardwired)。在一些实施例中，通过电恪丝(e-fuse)器件来实施编码开关114[i]和114[1+1]。在这种配置中，在制造如1电路10(^之后，存储在1?01单元110[1]和110[1 + 1]中的逻辑值是可编程的或可一次性编程的。
[0044]隔离器件122被配置为电隔离对应的ROM单元110[i]和110[i+ l]的编码开关114[i]与114[i+l]。由N型晶体管来实施隔离器件122并且还被称为晶体管122。晶体管122的栅极端与参考电压节点124电耦接。晶体管122的第一漏极/源极端与ROM单元110[i]的编码开关114[i]电耦接。晶体管122的第二漏极/源极端与ROM单元110[i+l]的编码开关114[i+l]电耦接。还将参考电压节点124配置为接收参考电压VSS。将参考电压VSS的电压电平设定为足以使晶体管122截止。
[0045]图1B是根据一些实施例的另一只读存储器(ROM)电路100B中的两个ROM单元130[i]和130[i + l]的电路示意图。图1B中的与图1A中的组件相同或类似的组件具有相同的参考标号，并且省略其详细描述。
[0046]ROM电路100B包括字线WL[i]和WL[i+l]以及位线BL AOM电路100B还包括被配置为电隔离相邻的ROM单元的隔离器件122。在一些实施例中，ROM电路100B包括具有与ROM单元130[i]和130[i+l]类似的配置的多个ROM单元对。
[0047]ROM单元130[i]包括传输器件132[i]和编码开关134[i]。传输器件132[i]是N型晶体管。晶体管132[i]的漏极端与编码开关134[i]电耦接。晶体管132[i]的栅极端与字线WL[i]电耦接。晶体管132[i]的源极端与参考电压节点136[i]电耦接。将参考电压节点136[i]配置为接收参考电压VSS。编码开关134[i]设置在晶体管132[i]与位线BL之间。将编码开关134[i]设定为“打开”或处于高阻态，以存储预定的逻辑值，诸如逻辑高值。ROM单元130[i+I]包括:传输器件132[i+l]，由N型晶体管实施；和编码开关134[i+l]，以与ROM单元130[i]类似的方式与位线BL、字线WL[i+l]和参考电压节点136[i+l]电耦接，但是编码开关134[i+I]设定为“闭合”或处于低阻态，以存储另一预定的逻辑值，诸如逻辑低值。
[0048]在一些实施例中，通过选择性地形成或省略一个或多个导电通孔插塞或导线来实施编码开关134[i]和134[i + l]。在这种配置中，在制造ROM电路100B之后，存储在ROM单元130[i]和130[i+l]中的逻辑值是固定的。在一些实施例中，通过电熔丝(e-fuse)器件来实施编码开关134[i]和134[i + l]。在这种配置中，在制造ROM电路100B之后，存储在ROM单元130[i]和130[i+l]中的逻辑值是可编程的或可一次性编程的。
[0049]在一些实施例中，用于实施ROM电路100A和ROM电路100B的布局设计在其晶体管部分处是相同的而在通孔和互连层处是不同的。
[0050]图2A是根据一些实施例的基于图1A的ROM单元110[i]和110[i+l]的ROM电路200的四个ROM单元210-11、210-12、210-21和210-22的顶视图，其中省略了关于ROM电路200的第二互连层中和上面的组件的所有描述。结合图3示出了关于ROM电路200的第二互连层的细
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T O
[0051 ] 通过表示其参考单元边界的虚线来在图2A中确定ROM单元210-11、210-12、210-21和210-22。图2A还示出了沿着Y方向延伸的参考线X^X2和X3以及沿着X方向延伸的参考线Υι、Υ2和Y3C3ROM单元210-11的单元边界沿着参考线X1、参考线χ2、参考线YjP参考线Y2延伸。ROM单元210-12的单元边界沿着参考线X1、参考线X2、参考线Y2和参考线Y3延伸。ROM单元210-21的单元边界沿着参考线Χ2、参考线Χ3、参考线YjP参考线Y2延伸。ROM单元210-22的单元边界沿着参考线Χ2、参考线Χ3、参考线Υ2和参考线Υ3延伸。
[0052]在一些实施例中，Y方向还被称为ROM电路200的列方向，并且X方向还被称为ROM电路200的行方向。
[0053]ROM电路200包括:沿着X方向延伸的栅极带222、224、226和228 ；沿着Y方向延伸的鳍结构232和234;沿着X方向延伸的接触结构242、244、252、254、256和258;以及沿着Y方向延伸的导线 262、264、266、268、272、274和276。在一些实施例中，导线262、264、266、268、272、274和276位于ROM电路200的第一互连层中。第二互连层设置在第一互连层上面。结合图3示出了关于ROM电路200的第一互连层的细节。
[0054]ROM电路200还包括设置在第一通孔插塞层(标注为Vl或Vl_Coding)处的各个通孔插塞以及栅极接触结构GC以电连接各个栅极带、接触结构或导线。
[0055]鳍结构232和234以及导线262、264、266和268延伸越过1?01单元210-11、210-12、210-21和210-22并且可用作ROM电路200在图2A中未示出的ROM单元的一部分。
[0056]ROM单元210-11包括第一栅极结构222a、第二栅极结构226a、第一字线跨接线部274a、第二字线跨接线部272a、位线部262a以及参考电压线部264a。第一栅极结构222a是栅极带222的位于从参考线乂工至参考线X2的区域内的一部分。第二栅极结构226a是栅极带226的位于从参考线&至参考线X2的区域内的一部分。第一字线跨接线部274a是导线274的位于从参考线^至参考线Y2的区域内的一部分。第二字线跨接线部272a是导线272的位于从参考线Yi至参考线Y2的区域内的一部分。位线部262a是导线262的位于从参考线￥工至参考线Y2的区域内的一部分。参考电压线部264a是导线264的位于从参考线^至参考线￥2的区域内的一部分。ROM单元210-11还包括鳍结构232的位于从参考线￥工至参考线Y2的区域内的一部分。
[0057]在一些实施例中，ROM单元210-11对应于图1A中的ROM单元110[i]，并且位线部262a对应于图1A中的位线BL。在一些实施例中，参考电压线部264a对应于参考电压节点116[i]和124，并且被配置为接收参考电压VSS。鳍结构232、第一栅极结构222a以及接触结构242和254—起对应于传输器件112[i](图1A)。鳍结构232、第二栅极结构226a和接触结构254以及位于第二栅极结构226a的相对侧上的对应的接触结构(未示出)一起对应于隔离器件 122(图 1A)。
[0058]第一栅极结构222a对应于晶体管112[i]的栅极端。接触结构242对应于晶体管112
[i]的漏极端并且通过对应的通孔插塞Vl与位线部262a电连接。接触结构254对应于晶体管112[i]的源极端并且通过对应的通孔插塞Vl_Coding与参考电压线部264a电连接，以存储逻辑低值。
[0059]第二栅极结构226a对应于晶体管122的栅极端并且通过对应的通孔插塞Vl和对应的栅极接触结构GC与参考电压线部264a电连接，以使晶体管122截止。接触结构254对应于晶体管122的第一漏极/源极端。第二栅极结构226a的相对侧上的对应的接触结构(未示出)对应于晶体管122的第二漏极/源极端。
[0060]第一字线跨接线部274a沿着参考线X2延伸并且通过通孔插塞Vl-1和栅极接触结构GC-1与第一栅极结构222a电连接。第二字线跨接线部272a沿着参考线X1延伸并且未与ROM单元210-11的单元边界内的第一栅极结构222a电连接。
[0061 ] ROM单元210-12包括第一栅极结构224a、第二栅极结构228a、第一字线跨接线部274b、第二字线跨接线部272b、位线部262b以及参考电压线部264b。第一栅极结构224a是栅极带224的位于从参考线乂工至参考线X2的区域内的一部分。第二栅极结构228a是栅极带228的位于从参考线&至参考线X2的区域内的一部分。第一字线跨接线部274b是导线274的位于从参考线Y2至参考线Y3的区域内的一部分。第二字线跨接线部272b是导线272的位于从参考线Y2至参考线Y3的区域内的一部分。位线部262b是导线262的位于从参考线Y2至参考线Y3的区域内的一部分。参考电压线部264b是导线264的位于从参考线￥2至参考线Y3的区域内的一部分。ROM单元210-12还包括鳍结构232的位于从参考线Y2至参考线Y3的区域内的一部分。
[0062]ROM单元210-12的第一栅极结构224a、第二栅极结构228a、第一字线跨接线部274b、第二字线跨接线部272b、位线部262b和参考电压线部264b对应于ROM单元210-11的第一栅极结构222a、第二栅极结构224a、第一字线跨接线部274a、第二字线跨接线部272a、位线部262a和参考电压线部264a，因此省略其详细描述。接触结构242对应于ROM单元210-12的传输器件的漏极端。接触结构252对应于ROM单元210-12的传输器件的源极端和ROM单元210-12的隔离器件的漏极/源极端。
[0063]字线跨接线部274a和字线跨接线部274b在ROM电路200的第一互连层处相互连接。字线跨接线部272a和字线跨接线部274b在ROM电路200的第一互连层处相互连接。
[0064]位线部262a和位线部262b在ROM电路200的第一互连层处相互连接。参考电压线部264a和参考电压线部264b在ROM电路200的第一互连层处相互连接。
[0065]与ROM单元210-11相比，第一字线跨接线部274b未与ROM单元210-12的单元边界内的第一栅极结构224a电连接。而且，第二字线跨接线部272b通过通孔插塞V1-2和栅极接触结构GC-2与第一栅极结构224a电连接。
[0066]ROM单元210-21包括第一栅极结构222b、第二栅极结构226b、第一字线跨接线部276a、第二字线跨接线部274a、位线部266a以及参考电压线部268a。第一栅极结构222b是栅极带222的位于从参考线X2至参考线X3的区域内的一部分。第二栅极结构226b是栅极带226的位于从参考线X2至参考线X3的区域内的一部分。栅极结构222a和222b相互连接。栅极结构226a和226b相互连接。
[0067]第一字线跨接线部276a是导线276的位于从参考线￥:至参考线￥2的区域内的一部分。第二字线跨接线部274a是与ROM单元210-11的第一字线跨接线部274a所使用的相同的接触结构。位线部266a是导线266的位于从参考线￥工至参考线Y2的区域内的一部分。参考电压线部268a是导线268的位于从参考线￥工至参考线Y2的区域内的一部分。ROM单元210-21还包括鳍结构234的位于从参考线Yi至参考线Y2的区域内的一部分。
[0068]ROM单元210-21的第一栅极结构222b、第二栅极结构226b、第一字线跨接线部276a、第二字线跨接线部274a、位线部266a和参考电压线部268a对应于ROM单元210-11的第一栅极结构222a、第二栅极结构224a、第一字线跨接线部274a、第二字线跨接线部272a、位线部262a和参考电压线部264a，因此省略其详细描述。接触结构244对应于ROM单元210-21的传输器件的漏极端。接触结构258对应于ROM单元210-21的传输器件的源极端和ROM单元210-21的隔离器件的漏极/源极端。
[0069]与ROM单元210-11相比，第一字线跨接线部276a未与ROM单元210-21的单元边界内的第一栅极结构222b电连接。而且，第二字线跨接线部274a通过通孔插塞Vl-1和栅极接触结构GC-1与第一栅极结构222b电连接。接触结构258未与参考电压线部268a电连接，以存储逻辑高值。
[0070]ROM单元210-22包括第一栅极结构224b、第二栅极结构228b、第一字线跨接线部276b、第二字线跨接线部274b、位线部266b以及参考电压线部268b。第一栅极结构224b是栅极带224的位于从参考线X2至参考线X3的区域内的一部分。第二栅极结构228b是栅极带228的位于从参考线X2至参考线X3的区域内的一部分。栅极结构224a和224b相互连接。栅极结构228a和228b相互连接。
[0071]第一字线跨接线部276b是导线276的位于从参考线￥2至参考线Y3的区域内的一部分。第二字线跨接线部274b是导线274的位于从参考线￥2至参考线Y3的区域内的一部分。第二字线跨接线部274b是与ROM单元210-12的第一字线跨接线部274b所使用的相同的接触结构。位线部266b是导线266的位于从参考线Y2至参考线Y3的区域内的一部分。参考电压线部268b是导线268的位于从参考线Y2至参考线Y3的区域内的一部分。ROM单元210-22还包括鳍结构234的位于从参考线Y2至参考线Y3的区域内的一部分。
[0072]ROM单元210-22的第一栅极结构224b、第二栅极结构228b、第一字线跨接线部276b、第二字线跨接线部274b、位线部266b和参考电压线部268b对应于ROM单元210-11的第一栅极结构222a、第二栅极结构224a、第一字线跨接线部274a、第二字线跨接线部272a、位线部262a和参考电压线部264a，因此省略其详细描述。接触结构244对应于ROM单元210-22的传输器件的漏极端。接触结构256对应于ROM单元210-22的传输器件的源极端和ROM单元210-22的隔离器件的漏极/源极端。
[0073]字线跨接线部276a和字线跨接线部276b在ROM电路200的第一互连层处相互连接。位线部266a和位线部266b在ROM电路200的第一互连层处相互连接。参考电压线部268a和参考电压线部268b在ROM电路200的第一互连层处相互连接。
[0074]与ROM单元210-11相比，第一字线跨接线部276b还通过通孔插塞V1-3和栅极接触结构GC-3与第一栅极结构224b电连接。第二字线跨接线部274b未与ROM单元210-22的单元边界内的第一栅极结构224b电连接。
[0075]此外，鳍结构232包括沿着Y方向延伸的三个鳍结构，并且鳍结构234包括沿着Y方向延伸的三个鳍结构。在一些实施例中，鳍结构232和鳍结构234中的每一个都具有三个以上或以下的鳍结构。在一些实施例中，通过形成多个平行的鳍结构，然后去除间隙区域236内的一个或多个鳍结构来制造鳍结构232和鳍结构234。在一些实施例中，间隙区域236的宽度足以容纳用于形成字线跨接结构的字线跨接线部和对应的通孔插塞。在这种情况下，包含图2A中所示的字线跨接结构不需要损失ROM电路200的附加区域。
[0076]图2B是根据一些实施例的图2A的四个ROM单元210-11、210-12、210-21和210-22的顶视图，其中描述了关于从ROM电路200的第一互连层至第二互连层的组件。与图2A中的组件相同或类似的组件具有相同的参考标号，因此省略其详细描述。
[0077]ROM电路200还包括沿着X方向延伸的导线282、284、286和288。在一些实施例中，导线282、284、286和288位于ROM电路200的第二互连层中。ROM电路200还包括设置在第二通孔插塞层(标注为V2)处的各个通孔插塞以电连接ROM电路200的第一互连层与第二互连层之间的各个导线。
[0078]ROM单元210-11包括字线部282a和参考电压线部286a。字线部282a是导线282的位于从参考线Xi至参考线X2的区域内的一部分。参考电压线部286a是导线286的位于从参考线Xi至参考线X2的区域内的一部分。字线部282a对应于图1A中的字线WL[i]。参考电压线部286a对应于参考电压节点116[i]和124，并且被配置为接收参考电压VSS。
[0079]字线部282a通过通孔插塞V2-1与第一字线跨接线部274a电连接，并且未与ROM单元210-11的单元边界内的第二字线跨接线部272a电连接。参考电压线部286a通过对应的通孔插塞V2与导线264电连接。
[0080]ROM单元210-12包括字线部284a和参考电压线部288a。字线部284a是导线284的位于从参考线Xi至参考线X2的区域内的一部分。参考电压线部288a是导线288的位于从参考线Xi至参考线X2的区域内的一部分。字线部284a和参考电压线部288a对应于ROM单元210-11的字线部282a和参考电压线部286a，因此省略其详细描述。
[0081 ] 与ROM单元210-11相比，字线部284a通过通孔插塞V2-2与第二字线跨接线部272b电连接，并且未与ROM单元210-12的单元边界内的第一字线跨接线部274b电连接。参考电压线部288a通过对应的通孔插塞V2与导线264电连接。
[0082]ROM单元210-21包括字线部282b和参考电压线部286b。字线部282b是导线282的位于从参考线X2至参考线X3的区域内的一部分。参考电压线部286b是导线286的位于从参考线X2至参考线X3的区域内的一部分。字线部282a和282b在ROM电路200的第二互连层处相互连接。参考电压线部286a和286b在ROM电路200的第二互连层处相互连接。字线部282b和参考电压线部286b对应于ROM单元210-11的字线部282a和参考电压线部286a，因此省略其详细描述。
[0083]与ROM单元210-11相比，字线部282b通过通孔插塞V2-1与第二字线跨接线部274a电连接，其是与ROM单元210-11的第一字线跨接线部274a所配置的相同的字线跨接线部。而且，字线线部282b未与ROM单元210-21的单元边界内的第一字线跨接线部276a电连接。参考电压线部286b通过对应的通孔插塞V2与导线268电连接。
[0084]ROM单元210-22包括字线部284b和参考电压线部288b。字线部284b是导线284的位于从参考线X2至参考线X3的区域内的一部分。参考电压线部288b是导线288的位于从参考线X2至参考线X3的区域内的一部分。字线部284a和284b在ROM电路200的第二互连层处相互连接。参考电压线部288a和288b在ROM电路200的第二互连层处相互连接。字线部284b和参考电压线部288b对应于ROM单元210-11的字线部282a和参考电压线部286a，因此省略其详细描述。
[0085]与ROM单元210-11相比，字线部284b通过通孔插塞V2-3与第一字线跨接线部276b电连接，并且未与ROM单元210-22的单元边界内的第二字线跨接线部274b电连接。将第二字线跨接线部274b配置为ROM单元210-12的第一字线跨接线部274b。参考电压线部288b通过对应的通孔插塞V2与导线268电连接。
[0086]图3是根据一些实施例的图2A和图2B的ROM电路200沿着参考线A-A’截取的截面图。图3中的与图2A和图2B中的组件相同或类似的组件具有相同的参考标号，因此省略其详细描述。参考线Li对应于参考线Xi与参考线A-A ’相交的位置。参考线L2对应于参考线X2与参考线A-A ’相交的位置。参考线L3对应于参考线X3与参考线A-A ’相交的位置。
[0087]ROM电路200包括:衬底310;衬底310上方的多个鳍结构232和234;位于衬底310上方并且围绕鳍结构232和234的隔离层320;以及位于隔离层320以及鳍结构232和234上方的栅极带224 AOM电路200还包括:栅极带224上方的栅极接触结构GC-2和GC-3;位于ROM电路200的第一通孔层处并且位于栅极接触结构GC-2和GC-3上方的通孔插塞V1-2和V1-3;位于ROM电路200的第一互连层处并且位于第一通孔层上方的导线262、264、266、268、272、274和276;位于ROM电路200的第二通孔层处并且位于第一互连层上方的通孔插塞V2-2和V2-3;以及位于ROM电路200的第二互连层处并且位于第二通孔层上方的导线284。
[0088]导线284通过沿着参考线1^堆叠的通孔插塞V2-2、导线272、通孔插塞V1-2以及栅极接触结构GC-2与栅极带224电耦接。导线284通过沿着参考线L3堆叠的通孔插塞V2-3、导线276、通孔插塞V1-3以及栅极接触结构GC-3与栅极带224电耦接。
[0089]在一些实施例中，衬底310包括:兀素半导体，诸如晶体娃、多晶娃、晶体错、多晶锗、无定形结构的硅或无定形结构的锗;化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟和/或锑化铟;合金半导体，包括SiGe、GaAsP、Al InAs、AlGaAs、GaInAs、GaInP和/或GaInAsP;或它们的组合。在至少一个实施例中，衬底310是具有梯度SiGe部件的合金半导体衬底，其中Si和Ge组分从梯度SiGe部件的一个位置处的一个比率变化至另一位置处的另一比率。在另一实施例中，合金SiGe形成在硅衬底上方。在又一实施例中，SiGe衬底受到应变。在一些实施例中，衬底310是绝缘体上半导体。在一些实例中，衬底310包括外延层或掩埋层。在其他的实例中，衬底310具有多层结构，或衬底310包括多层化合物半导体结构。
[0090]在一些实施例中，栅极带222、224、226和228是多晶硅栅极结构或金属栅极结构。在一些实施例中，鳍结构232和234是可用作ROM电路200的有源区域或各个晶体管的掺杂的半导体材料。在一些实施例中，接触结构242、244、252、254、256和258包括诸如多晶硅、硅化物或金属的材料。
[0091]在一些实施例中，通孔插塞Vl、Vl_Coding或V2具有包括铝、铜、钨、它们的组合的材料或其他合适的材料。在一些实施例中，栅极接触结构GC具有包括多晶硅、硅化物、铝、铜、钨、它们的组合的材料或其他合适的材料。在一些实施例中，导线262、264、266、268、272、274、276和/或284具有包括铝、铜、它们的组合的材料或其他合适的材料。
[0092]图4是根据一些实施例的基于图2A和图2B的ROM单元210-11、210-12、210-21和210-22所实施的存储器电路400的一部分的布线图。
[0093]存储器电路400包括布置为列0)1^11-1]、0)1111]、0)1111+1]、0^[11+2]和0^[11+3]以及行 R0W[m-3]、R0W[m-2]、R0W[m-l]、R0W[m]、R0W[m+l]和 R0W[m+2]的多个 ROM 单元。存储器电路400的每一个ROM单元都具有与图2A和图2B中所示的ROM单元210-11、210-12、210-21和210-22中的一个类似的配置。存储器电路400还包括:在存储器电路400的第一互连层处沿着方向￥延伸的多个位线此[11-1]、81111]、81111+1]、81111+2]和此[11+3];在存储器电路400的第二互连层处沿着X方向延伸的多个字线WL[m-3]、WL[m-2]、WL[m-l]、WL[m]、WL[m+l]和乳[111+2];在第一互连层处沿着￥方向延伸的第一组参考电压线410[11-1]、410[11]、410[11+l]、410[n+2]和410[n+3];以及在第二互连层处沿着X方向延伸的第二组参考电压线420[k]和420[k-l]。指数“m”、“η”、“k”是可用于确定图4中的单独组件的整数。
[0094]存储器电路400包括与图2A的字线跨接部对应的多个字线跨接结构(如图4中的矩形所示)和与图2A的通孔插塞Vl和Vl_Coding对应的多个通孔插塞Vl和Vl_Coding。区域430对应于图2A和图2B的ROM单元210-11、210-12、210-21和210-22。通过复制区域430而形成阵列并且选择性设置通孔插塞Vl_Coding来形成记录数据的存储器电路400。
[0095]与图2相比，字线WL[m-3]至WL[m+2]还对应于存储器电路400的传输器件的栅极结构的位置，并且参考电压线420[k]和420[k-l]还对应于存储器电路400的隔离器件的栅极结构的位置。
[0096]如图4所示，在每一行R0W[m_3]至R0W[m+2]中，每两个相邻的ROM单元共用电连接至对应的字线WL[m-3]至WL[m+2]的一个字线跨接结构。而且，每一个字线跨接结构都未延伸越过两个对应的、相邻的参考电压线420[k]和420[k-l]。在每一列C0L[n-l]至C0L[n+3]中，两个对应的、相邻的参考电压线420[k]与420[k-l]之间的每两个相邻的ROM单元都具有两个字线跨接结构:一个字线跨接结构用于两个相邻的ROM单元的对应的一个字线。
[0097]结合图2A至图4示出的存储器电路200和400基于图A的存储器电路100A。在一些实施例中，修改存储器电路200和400，以实施图1B的存储器电路100B。例如，对于存储单元210-11，接触结构242对应于晶体管132[i]的源极结构并且通过对应的通孔插塞Vl与导线264而不是导线262电连接，并且接触结构254对应于晶体管132[i]的漏极端并且通过对应的通孔插塞Vl_Coding与导线262而不是导线264电连接。为了实施基于存储器电路100B的存储器电路，以与上述用于ROM单元210-11的修改的类似的方式来修改ROM单元210-12、210-21和210-22。
[0098]图5是根据一些实施例的基于图1A或图1B的ROM单元的ROM电路500的多个ROM单元和四个跨接单元的顶视图，其中省略了关于ROM单元的一些组件的描述。在一些实施例中，图5的ROM单元与图1A和图1B的ROM单元不同。
[0099]存储器电路500包括布置为列COL[ I ]、COL[ 2 ]、COL[ 3 ]和COL[ 4]以及行ROW[ I ]、ROW
[2]、R0W[3]和R0W[4]的多个ROM单元。存储器电路500还包括跨接单元列C0L[S]。在一些实施例中，ROM单元存储器电路500被分为若干组存储器阵列，其中列COL[ I ]和COL[ 2 ]属于一个存储器阵列，并且列C0L[3]和C0L[4]属于另一个存储器阵列。图5利用细的虚线示出了各个单元的单元边界。
[0100]存储器电路500还包括:在存储器电路500的第一互连层处沿着方向Y延伸的位线BL[1]、BL[2]、BL[3]和BL[4];在存储器电路500的第二互连层处沿着X方向延伸的多个字线WL[1]、WL[2]、WL[3]和WL[4];在第一互连层处沿着Y方向延伸的第一组参考电压线510[1]、510[2]、510[3]和510[4];以及在第二互连层处沿着乂方向延伸的第二组参考电压线520[1]、520[2]和520[3]。存储器电路500还包括与存储器电路500的传输器件的栅电极对应的栅极带530[1]、530[2]、530[3]和530[4]以及与存储器电路500的隔离器件的栅电极对应的栅极带 532[1]、532[2]和 532[3]。
[0101]在一些实施例中，每一个ROM单元都具有与图2A和图2B所示的ROM单元210-11、210-12、210-21和210-22中的一个类似的配置，因此省略其详细描述。在一些实施例中，每一个ROM单元都具有与图2A和图2B所示的ROM单元210-11、210-12、210-21和210-22中的一个类似的配置，但是不具有用于形成字线跨接结构的导线272、274和276以及对应的通孔插塞。
[0102]跨接单元542S (未标注，位于R0W[ I ]行⑶L [ S ]列处)介于ROM单元542L(未标注，位于R0W[1]行C0L[2]列处)与ROM单元542R(未标注，位于R0W[1]行C0L[3]列处)之间。跨接单元542S具有为栅极带530[ I ]的位于跨接单元542S的单元边界内的一部分的第一栅极结构。跨接单元542S的第一栅极结构与ROM单元542L的传输器件的栅极结构和ROM单元542R的传输器件的栅极结构连接。跨接单元542S具有为字线WL[1]的位于跨接单元542S的单元边界内的一部分的字线部。跨接单元542S的字线部与ROM单元542L的字线部和ROM单元542R的字线部连接。
[0103]跨接单元542S具有位于ROM电路500的第一互连层处的第一字线跨接线部552a和位于ROM电路500的第一互连层处的第二字线跨接线部554a。第一字线跨接线部552a通过对应的栅极接触结构GC和第一通孔层处的对应的通孔插塞Vl与跨接单元542S的第一栅极结构连接。第一字线跨接线部552a通过第二通孔层处的对应的通孔插塞V2与跨接单元542S的字线部连接。因此，字线WL[1]的一部分(S卩，跨接单元542S的字线部)与跨接单元542S的单元边界内的栅极带530 [ I ]电耦接。
[0104]另一跨接单元544S(未标注，位于R0W[2]行⑶L[S]列处)介于ROM单元544L(未标注，位于ROW [ 2 ]行COL [ 2 ]列处)与ROM单元544R (未标注，位于ROW [ 2 ]行COL [ 3 ]列处)之间。跨接单元544S具有为栅极带530[2]的位于跨接单元544S的单元边界内的一部分的第一栅极结构。跨接单元544S的第一栅极结构与ROM单元544L的传输器件的栅极结构和ROM单元544R的传输器件的栅极结构连接。跨接单元544S具有为字线WL[2]的位于跨接单元544S的单元边界内的一部分的字线部。跨接单元544S的字线部与ROM单元544L的字线部和ROM单元544R的字线部连接。
[0105]跨接单元544S具有位于ROM电路500的第一互连层处的第一字线跨接线部552b和位于ROM电路500的第一互连层处的第二字线跨接线部554b。字线跨接线部552a和552b相互连接，并且字线跨接线部554a和554b互相连接。第二字线跨接线部554b通过对应的栅极接触结构GC和第一通孔层处的对应的通孔插塞Vl与跨接单元544S的第一栅极结构连接。第二字线跨接线部554b通过第二通孔层处的对应的通孔插塞V2与跨接单元544S的字线部连接。因此，字线WL[2]的一部分(S卩，跨接单元544S的字线部)与跨接单元544S的单元边界内的栅极带530[2]电耦接。
[0106]跨接单元546S (未标注，位于R0W[ 3 ]行C0L[ S]列处)具有与跨接单元542S的字线跨接线部552a和554a对应的字线跨接线部556a和558a。跨接单元548S(未标注，位于R0W[4]行C0L[S]列处)具有与跨接单元544S的字线跨接线部552b和554b对应的字线跨接线部556b和558b。跨接单元546S和跨接单元548S具有从跨接单元542S和跨接单元544S复制的配置，因此省略其详细描述。在一些实施例中，跨接单元546S和跨接单元548S具有以跨接单元542S和跨接单元544S的配置为镜像的配置，其中字线WL[3]通过字线跨接线部556a与栅极带530
[3]电耦接，并且字线WL[4]通过字线跨接线部558b与栅极带530[4]电耦接。
[0107]图6是根据一些实施例的基于图1A或图1B的ROM单元的另一 ROM电路600的多个ROM单元和四个跨接单元的顶视图，其中省略了关于ROM单元的一些组件的描述。在一些实施例中，图6的ROM单元与图1A和图1B的ROM单元不同。
[0108]图6中的与图5中的组件相同或类似的组件具有相同的参考标号，因此省略其详细描述。图6还利用细的虚线示出了各个单元的单元边界。
[0109]跨接单元612S(未标注，位于R0W[1]行⑶L[S]列处)介于ROM单元612L(未标注，位于R0W[1]行C0L[2]列处)与ROM单元612R(未标注，位于R0W[1]行C0L[3]列处)之间。跨接单元612S的单元边界包括沿着参考线X4的左边界和沿着参考线X5的右边界。跨接单元612S具有为栅极带530 [ I ]的位于跨接单元612S的单元边界内的一部分的第一栅极结构。跨接单元612S的第一栅极结构与ROM单元612L的传输器件的栅极结构和ROM单元612R的传输器件的栅极结构连接。跨接单元612S具有为栅极带532[ I ]的位于参考线X4与参考线X5以内的一部分的第二栅极结构。跨接单元612S的第二栅极结构与ROM单元612L的隔离器件的栅极结构和ROM单元612R的隔离器件的栅极结构连接。跨接单元612S具有为字线WL [ I ]的位于跨接单元612S的单元边界内的一部分的字线部。跨接单元612S的字线部与ROM单元612L的字线部和ROM单元612R的字线部连接。
[0110]跨接单元612S具有位于ROM电路600的第一互连层处的隔离栅极跨接线部622a和位于ROM电路600的第一互连层处的字线跨接线部632。
[0111]字线跨接线部632通过对应的栅极接触结构GC和第一通孔层处的对应的通孔插塞Vl与跨接单元612S的第一栅极结构连接。字线跨接线部632还通过第二通孔层处的对应的通孔插塞V2与跨接单元612S的字线部连接。因此，字线WL[ I ]的一部分(S卩，跨接单元612S的字线部)与跨接单元612S的单元边界内的栅极带530[1]电耦接。
[0112]隔离栅极跨接线部622a通过对应的栅极接触结构GC和第一通孔层处的对应的通孔插塞Vl与跨接单元612S的第二栅极结构连接。隔离栅极跨接线部622a还通过第二通孔层处的对应的通孔插塞V2与参考线520[ I ]连接。
[0113]另一跨接单元614S(未标注，位于R0W[2]行⑶L[S]列处)介于ROM单元614L(未标注，位于ROW [ 2 ]行COL [ 2 ]列处)与ROM单元614R (未标注，位于ROW [ 2 ]行COL [ 3 ]列处)之间。跨接单元614S具有为栅极带530[2]的位于跨接单元614S的单元边界内的一部分的第一栅极结构。跨接单元614S的第一栅极结构与ROM单元614L的传输器件的栅极结构和ROM单元614R的传输器件的栅极结构连接。跨接单元614S具有为栅极带532[2]的位于参考线X4与参考线X5以内的一部分的第二栅极结构。跨接单元614S的第二栅极结构与ROM单元614L的隔离器件的栅极结构和ROM单元614R的隔离器件的栅极结构连接。跨接单元614S具有位于ROM电路600的第一互连层处的隔离栅极跨接线部622b和位于ROM电路600的第一互连层处的字线跨接线部634。
[0114]字线跨接线部634通过对应的栅极接触结构GC和第一通孔层处的对应的通孔插塞Vl与跨接单元614S的第一栅极结构连接。字线跨接线部634还通过第二通孔层处的对应的通孔插塞V2与跨接单元614S的字线部连接。因此，字线WL[2]的一部分(S卩，跨接单元614S的字线部)与跨接单元614S的单元边界内的栅极带530[2]电耦接。
[0115]隔离栅极跨接线部622b通过对应的栅极接触结构GC和第一通孔层处的对应的通孔插塞Vl与跨接单元614S的第二栅极结构连接。隔离栅极跨接线部622b还通过第二通孔层处的对应的通孔插塞V2与参考线520[2]连接。隔离栅极跨接线部622a和隔离栅极跨接线部622b相互连接。
[0116]跨接单元616S(未标注，位于R0W[3]行C0L[S]列处)具有与跨接单元612S的隔离栅极跨接线部622a和字线跨接线部632对应的隔离栅极跨接线部622c和字线跨接线部636。跨接单元616S和跨接单元614S共用同一隔离器件。隔离栅极跨接线部622b和隔离栅极跨接线部622c相互连接。跨接单元618S(未标注，位于R0W[4]行C0L[S]列处)具有与跨接单元614S的隔离栅极跨接线部622b和字线跨接线部634对应的隔离栅极跨接线部622d和字线跨接线部638。隔离栅极跨接线部622c和隔离栅极跨接线部622d相互连接。跨接单元616S和跨接单元618S具有从跨接单元612S和跨接单元614S复制的配置，因此省略其详细描述。
[0117]图7是根据一些实施例的具有图5和/或图6的跨接单元的存储器件700的布线图。
[0118]存储器件700包括存储单元阵列712、714、716和718以及列边缘单元722a、722b、724a、724b、726a、726b、728a和728b。存储单元阵列712、714、716和718中的每一个存储单元阵列都具有M列和N行ROM单元。M和N是正整数。在一些实施例中，存储单元阵列712、714、716和718中的每一个ROM单元都具有与图2A和图2B中所示的ROM单元210-11、210-12、210-21和210-22中的一个类似的配置。在一些实施例中，存储单元阵列712、714、716或718中的每一个存储单元都具有与图2A和图2B所示的ROM单元210-11、210-12、210-21和210-22中的一个类似的配置，但是省略用于形成字线跨接结构的导线272、274和276以及对应的通孔插塞。
[0119]存储单元阵列712沿着列方向(如，Y方向)放置于列边缘单元722a与722b之间，存储单元阵列714沿着Y方向放置于列边缘单元724a与724b之间，存储单元阵列716沿着Y方向放置于列边缘单元726a与726b之间，以及存储单元阵列718沿着Y方向放置于列边缘单元728a与728b之间。将四个存储单元阵列712、714、716和718描述为非限制性的实例。在一些实施例中，存储器件700包括四个以上或以下的存储单元阵列。
[0120]存储器件700还包括伪单元区域(在图7中被确定为“DUMMY”)以及介于各个伪单元区域之间的跨接单元732、734和736的列和两列边缘跨接单元742和744。存储单元阵列712沿着行方向(如，X方向)放置于边缘跨接单元742与跨接单元732之间，存储单元阵列714沿着X方向放置于跨接单元732的列与跨接单元734的列之间，存储单元阵列716沿着X方向放置于跨接单元734的列与跨接单元736的列之间，以及存储单元阵列718沿着X方向放置于跨接单元736的列与跨接单元744的列之间。
[0121]在一些实施例中，存储器件700包括沿着X方向至少延伸穿过存储单元阵列712、714、716和718以及跨接单元732、734和736的列的多个栅极带和字线。
[0122]在一些实施例中，跨接单元732、734和736的列具有与图5的跨接单元542S、544S、546S和548S的列类似的配置。在一些实施例中，与跨接单元542S、544S对应的跨接单元734的列的两个相邻的跨接单元:通过存储器阵列714的两行ROM单元与和跨接单元542S、544S对应的跨接单元732的列的两个相邻的跨接单元分离，并且通过存储器阵列716的两行ROM单元与和跨接单元542S、544S对应的跨接单元736的列的两个相邻的跨接单元分离。
[0123]在一些实施例中，跨接单元732、734和736的列具有与图6的跨接单元612S、614S、616S和618S的列类似的配置。在一些实施例中，与跨接单元612S、614S对应的跨接单元734的列的两个相邻的跨接单元:通过存储器阵列714的两行ROM单元与和跨接单元612S、614S对应的跨接单元732的列的两个相邻的跨接单元分离，并且通过存储器阵列716的两行ROM单元与和跨接单元612S、614S对应的跨接单元736的列的两个相邻的跨接单元分离。
[0124]在一些实施例中，跨接单元732、734和736的列中的至少一列具有与图5中所示的跨接单元的列类似的配置，并且跨接单元732、734和736的列中的至少一列具有与图6中所示的跨接单元的列类似的配置。
[0125]例如，在一些实施例中，跨接单元734的列具有与图6的跨接单元612S、614S、616S和618S的列类似的配置，并且跨接单元732和736的列具有与图5的跨接单元542S、544S、546S和548S的列类似的配置。在一些实施例中，与跨接单元612S、614S对应的跨接单元734的列的两个相邻的跨接单元:通过存储器阵列714的两行ROM单元与和跨接单元542S、544S对应的跨接单元732的列的两个相邻的跨接单元分离，并且通过存储器阵列716的两行ROM单元与和跨接单元542S、544S对应的跨接单元736的列的两个相邻的跨接单元分离。
[0126]在一些实施例中，跨接单元边缘跨接单元742和744的列是边缘讲跨接单元。边缘阱跨接单元包括被配置为接收一种或多种偏压的导电结构并且将该一种或多种偏压施加于形成存储器件700的晶体管所使用的对应的阱区域。在一些实施例中，跨接单元边缘跨接单元742和744的列是结合的边缘跨接单元，并且结合的边缘跨接单元中的每一个都包括边缘阱跨接单元和图6中所示的跨接单元。
[0127]根据一个实施例，存储器电路包括第一存储单元和与第一存储单元相邻的第二存储单元。第一存储单元包括:传输器件;字线部;第一字线跨接线部，与第一存储单元的传输器件和第一存储单元的字线部电耦接；以及第二字线跨接线部。第二存储单元包括:传输器件;字线部;第一字线跨接线部；以及第二字线跨接线部，与第二存储单元的传输器件和第二存储单元的字线部电耦接。第一存储单元的第一字线跨接线部和第二存储单元的第一字线跨接线部在存储器电路的第一互连层处相互连接。第一存储单元的第二字线跨接线部和第二存储单元的第二字线跨接线部在存储器电路的第一互连层处相互连接。
[0128]根据另一实施例，存储器电路包括第一存储单元、与第一存储单元相邻的第二存储单元、第三存储单元、与第三存储单元相邻的第四存储单元、介于第一存储单元与第三存储单元之间的第一跨接单元以及介于第二存储单元与第四存储单元之间的第二跨接单元。第一存储单元包括传输器件和字线部。第二存储单元包括传输器件和字线部。第三存储单元包括传输器件和字线部。第四存储单元包括传输器件和字线部。第一跨接单元包括:第一栅极结构，连接第一存储单元的传输器件的栅极结构与第三存储单元的传输器件的栅极结构；字线部，连接第一存储单元的字线部与第三存储单元的字线部;第一字线跨接线部，与第一跨接单元的第一栅极结构和第一跨接单元的字线部电耦接；以及第二字线跨接线部。第二跨接单元包括:第一栅极结构，连接第二存储单元的传输器件的栅极结构与第四存储单元的传输器件的栅极结构;字线部，连接第二存储单元的字线部与第四存储单元的字线部;第一字线跨接线部;以及第二字线跨接线部，与第二跨接单元的第一栅极结构和第二跨接单元的字线部电耦接。第一跨接单元的第一字线跨接线部和第二跨接单元的第一字线跨接线部在存储器电路的第一互连层处相互连接。第一跨接单元的第二字线跨接线部和第二跨接单元的第二字线跨接线部在存储器电路的第一互连层处相互连接。
[0129]根据另一实施例，存储器电路包括第一存储单元、与第一存储单元相邻的第二存储单元、第三存储单元、与第三存储单元相邻的第四存储单元、介于第一存储单元与第三存储单元之间的第一跨接单元以及介于第二存储单元与第四存储单元之间的第二跨接单元。第一存储单元包括传输器件、隔离器件和字线部。第二存储单元包括传输器件、隔离器件和字线部。第三存储单元包括传输器件、隔离器件和字线部。第四存储单元包括传输器件、隔离器件和字线部。第一跨接单元包括:第一栅极结构，连接第一存储单元的传输器件的栅极与第三存储单元的传输器件的栅极;第二栅极结构，连接第一存储单元的隔离器件的栅极与第三存储单元的隔离器件的栅极;字线部，连接第一存储单元的字线部与第三存储单元的字线部;字线跨接线部，与第一跨接单元的第一栅极结构和第一跨接单元的字线部电耦接；以及隔离栅极跨接线部，与第一跨接单元的第二栅极结构电耦接。第二跨接单元包括:第一栅极结构，连接第二存储单元的传输器件的栅极与第四存储单元的传输器件的栅极；第二栅极结构，连接第二存储单元的隔离器件的栅极与第四存储单元的隔离器件的栅极；字线部，连接第二存储单元的字线部与第四存储单元的字线部;字线跨接线部，与第二跨接单元的第一栅极结构和第二跨接单元的字线部电耦接；以及隔离栅极跨接线部，与第二跨接单元的第二栅极结构电耦接。第一跨接单元的隔离栅极跨接线部和第二跨接单元的隔离栅极跨接线部在存储器电路的第一互连层处相互连接。第一跨接单元的字线跨接线部位于存储器电路的第一互连层处。第二跨接单元的字线跨接线部位于存储器电路的第一互连层处。
[0130]描述了许多实施例。然而，应该理解，可以在不脱离本发明的精神和范围的情况下做出多种修改。例如，为了说明的目的，将各个晶体管示出为特定的掺杂剂类型(如，N型或P型金属氧化物半导体(NM0S或PM0S))。本发明的实施例不限于特定的类型。对于特定的晶体管选择不同的掺杂剂类型，这在各个实施例的范围内。以上描述中使用的多种信号的低或高逻辑值也是为了说明。当信号被激活和/或未被激活时，各个实施例不限于特定的逻辑值。选择不同的逻辑值在各个实施例的范围内。在各个实施例中，可以将晶体管的源极端配置为漏极端，并且可以将漏极端配置为源极端。
[0131]上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。
【主权项】
1.一种存储器电路，包括: 第一存储单元，包括: 传输器件； 字线部； 第一字线跨接线部，与所述第一存储单元的传输器件和所述第一存储单元的字线部电親接;和 第二字线跨接线部；以及 第二存储单元，与所述第一存储单元相邻，所述第二存储单元包括: 传输器件； 字线部； 第一字线跨接线部;和 第二字线跨接线部，与所述第二存储单元的传输器件和所述第二存储单元的字线部电耦接， 其中，所述第一存储单元的第一字线跨接线部和所述第二存储单元的第一字线跨接线部在所述存储器电路的第一互连层处相互连接；以及 所述第一存储单元的第二字线跨接线部和所述第二存储单元的第二字线跨接线部在所述存储器电路的第一互连层处相互连接。2.根据权利要求1所述的存储器电路，其中: 所述第一存储单元的字线部和所述第二存储单元的字线部位于所述存储器电路的第一互连层上方的所述存储器电路的第二互连层处。3.根据权利要求1所述的存储器电路，其中: 所述第一存储单元还包括: 位线部； 所述第二存储单元还包括: 位线部；以及 所述第一存储单元的位线部和所述第二存储单元的位线部在所述存储器电路的第一互连层处相互连接。4.根据权利要求3所述的存储器电路，其中: 所述第一存储单元还包括: 接触结构，与所述第一存储单元的传输器件的漏极端和所述第一存储单元的位线部电親接； 所述第二存储单元还包括: 接触结构，与所述第二存储单元的传输器件的漏极端和所述第一存储单元的位线部电耦接;以及 所述第一存储单元的接触结构和所述第二存储单元的接触结构是同一接触结构。5.根据权利要求1所述的存储器电路，还包括: 第三存储单元，与所述第一存储单元相邻，所述第三存储单元包括: 传输器件； 字线部，与所述第一存储单元的字线部电耦接； 第一字线跨接线部，所述第三存储单元的第一字线跨接线部和所述第一存储单元的第二字线跨接线部是同一线部；以及 第二字线跨接线部，与所述第三存储单元的传输器件和所述第三存储单元的字线部电耦接;以及 第四存储单元，与所述第三存储单元和所述第二存储单元相邻，所述第四存储单元包括: 传输器件； 字线部，与所述第二存储单元的字线部电耦接； 第一字线跨接线部，与所述第四存储单元的传输器件和所述第四存储单元的字线部电耦接，所述第四存储单元的第一字线跨接线部和所述第二存储单元的第二字线跨接线部是同一线部;和 第二字线跨接线部， 其中，所述第三存储单元的第二字线跨接线部和所述第四存储单元的第二字线跨接线部在所述存储器电路的第一互连层处相互连接。6.根据权利要求5所述的存储器电路，其中: 所述第一存储单元的传输器件包括: 栅极结构； 所述第二存储单元的传输器件包括: 栅极结构； 所述第三存储单元的传输器件包括: 栅极结构； 所述第四存储单元的传输器件包括: 栅极结构； 所述第一存储单元的传输器件的栅极结构与所述第三存储单元的传输器件的栅极结构连接；以及 所述第二存储单元的传输器件的栅极结构与所述第四存储单元的传输器件的栅极结构连接。7.—种存储器电路，包括: 第一存储单元，所述第一存储单元包括: 传输器件;和 字线部； 第二存储单元，与所述第一存储单元相邻，所述第二存储单元包括: 传输器件;和 字线部； 第三存储单元，所述第三存储单元包括: 传输器件;和 字线部； 第四存储单元，与所述第三存储单元相邻，所述第四存储单元包括: 传输器件;和 字线部； 第一跨接单元，介于所述第一存储单元与所述第三存储单元之间，所述第一跨接单元包括: 第一栅极结构，连接所述第一存储单元的传输器件的栅极结构与所述第三存储单元的传输器件的栅极结构； 字线部，连接所述第一存储单元的字线部与所述第三存储单元的字线部； 第一字线跨接线部，与所述第一跨接单元的第一栅极结构和所述第一跨接单元的字线部电耦接;和 第二字线跨接线部；以及 第二跨接单元，介于所述第二存储单元与所述第四存储单元之间，所述第二跨接单元包括: 第一栅极结构，连接所述第二存储单元的传输器件的栅极结构与所述第四存储单元的传输器件的栅极结构； 字线部，连接所述第二存储单元的字线部与所述第四存储单元的字线部； 第一字线跨接线部;和 第二字线跨接线部，与所述第二跨接单元的第一栅极结构和所述第二跨接单元的字线部电耦接， 其中，所述第一跨接单元的第一字线跨接线部和所述第二跨接单元的第一字线跨接线部在所述存储器电路的第一互连层处相互连接；以及 所述第一跨接单元的第二字线跨接线部和所述第二跨接单元的第二字线跨接线部在所述存储器电路的第一互连层处相互连接。8.根据权利要求7所述的存储器电路，其中: 所述第一存储单元的字线部、所述第二存储单元的字线部、所述第三存储单元的字线部、所述第四存储单元的字线部、所述第一跨接单元的字线部以及所述第二跨接单元的字线部位于所述存储器电路的第一互连层上方的所述存储器电路的第二互连层处。9.一种存储器电路，包括: 第一存储单元，所述第一存储单元包括: 传输器件； 隔离器件;和 字线部； 第二存储单元，与所述第一存储单元相邻，所述第二存储单元包括: 传输器件； 隔离器件;和 字线部； 第三存储单元，所述第三存储单元包括: 传输器件； 隔离器件;和 字线部； 第四存储单元，与所述第三存储单元相邻，所述第四存储单元包括: 传输器件； 隔离器件;和 字线部； 第一跨接单元，介于所述第一存储单元与所述第三存储单元之间，所述第一跨接单元包括: 第一栅极结构，连接所述第一存储单元的传输器件的栅极与所述第三存储单元的传输器件的栅极； 第二栅极结构，连接所述第一存储单元的隔离器件的栅极与所述第三存储单元的隔离器件的栅极； 字线部，连接所述第一存储单元的字线部与所述第三存储单元的字线部； 字线跨接线部，与所述第一跨接单元的第一栅极结构和所述第一跨接单元的字线部电親接;和 隔离栅极跨接线部，与所述第一跨接单元的第二栅极结构电耦接；以及第二跨接单元，介于所述第二存储单元与所述第四存储单元之间，所述第二跨接单元包括: 第一栅极结构，连接所述第二存储单元的传输器件的栅极与所述第四存储单元的传输器件的栅极； 第二栅极结构，连接所述第二存储单元的隔离器件的栅极与所述第四存储单元的隔离器件的栅极； 字线部，连接所述第二存储单元的字线部与所述第四存储单元的字线部； 字线跨接线部，与所述第二跨接单元的第一栅极结构和所述第二跨接单元的字线部电親接;和 隔离栅极跨接线部，与所述第二跨接单元的第二栅极结构电耦接， 其中，所述第一跨接单元的隔离栅极跨接线部和所述第二跨接单元的隔离栅极跨接线部在所述存储器电路的第一互连层处相互连接； 所述第一跨接单元的字线跨接线部位于所述存储器电路的第一互连层处；以及 所述第二跨接单元的字线跨接线部位于所述存储器电路的第一互连层处。10.根据权利要求9所述的存储器电路，其中: 所述第一存储单元的字线部、所述第二存储单元的字线部、所述第三存储单元的字线部、所述第四存储单元的字线部、所述第一跨接单元的字线部以及所述第二跨接单元的字线部位于所述存储器电路的第一互连层上方的所述存储器电路的第二互连层处。
【文档编号】H01L27/02GK105990333SQ201610071611
【公开日】2016年10月5日
【申请日】2016年2月2日
【发明人】廖忠志
【申请人】台湾积体电路制造股份有限公司