存储器结构及其制造方法

存储器结构及其制造方法
【专利摘要】本发明公开了一种存储器结构及其制造方法，存储器结构包括垂直栅极非易失性NAND阵列，其包括多个垂直叠层的NAND串的非易失性存储器单元、正交地配置在多个垂直叠层的NAND串上面的多条字线，以及电性耦接至多条字线的多个垂直行的导电栅极材料。多个垂直叠层的NAND串具有垂直叠层的半导体条，其具有包括一第一侧及一第二侧的相反侧。多个垂直行中的垂直行为垂直叠层的半导体条的相反侧的第一侧及第二侧的其中一侧的栅极。多个垂直行中的垂直行为多个垂直叠层的NAND串中的相邻叠层的栅极。
【专利说明】
存储器结构及其制造方法
技术领域
[0001] 本发明是有关于高密度的存储器装置，且特别是有关于于其中配置多个平面的存 储器单元以提供一种三维（3D)阵列的存储器装置。
【背景技术】
[0002] 因为集成电路中的装置的临界尺寸缩小至共同的存储器单元技术的限制，所以设 计者一直在寻找用以叠层多个平面的存储器单元，以达到每位更大的储存容量，并达到较 低的成本的技术。
[0003] 图1为使用一种垂直栅极结构的三维（3D)集成电路装置的一实施例的立体图。图 1所显示的装置100包括与在一集成电路基板上方沿着Z-方向的绝缘条交替的导电条的多 个叠层。
[0004] 在图1所显示的范例中，一多层阵列是形成于一绝缘层上方，并包括一导电材料 的多个结构，例如多条字线125-1至125-N，这些结构正交地配置在多个叠层上面并与这些 叠层共形。多个平面中的这些导电条叠层中的导电条（例如112、113、114及115)可包括 供存储器元件用的多个通道，而此多个结构中的结构（例如125-1至125-N)可被配置成包 括供存储器元件用的垂直栅极的多条字线及串行选择线。相同平面中的导电条是通过链接 元件的一叠层（例如1〇2Β、103Β、104Β及105B)而电性耦接在一起。
[0005] -种包括链接元件112A、113A、114A及115A的一叠层的接触结构，是终止于这些 导电条，例如多个叠层中的导电条112、113、114及115。如图所示，这些链接元件112A、 113A、114A及115A是电性连接至不同的位线，以供连接至译码电路，用于选择在此阵列之 内的多个平面。这些链接元件112A、113A、114A及115A可以于定义此多个叠层的同时被图 案化。
[0006] 此叠层的链接元件（例如102B、103B、104B及105B)是沿着Z-方向的绝缘层（未 绘示）隔开，并终止于导电条，例如导电条102、103、104及105。绝缘层可包括如关于在沿 着Z-方向的导电条之间的绝缘条所描述的绝缘材料。在此叠层的链接元件（例如102B、 1038、1048及1058)中的多个层间连接器（例如172、173、174及175)，是从一连接器表面 延伸至各个链接元件。连接器表面的顶端上的图案化的导线可连接至各个层间连接器。如 图所绘示，层间连接器172、173、174、175将链接元件1028、1038、1048及1058予以电性连 接至图案化的导线中的不同的位线，例如一金属层ML3,以供连接至译码电路，用于选择在 此阵列之内的多个平面。此叠层的链接元件102B、103B、104B及105B可以于定义此多个叠 层的同时被图案化。
[0007] 任何既定叠层的导电条不是耦接至此叠层的链接元件112A、113A、114A及115A， 就是耦接至此叠层的链接元件102B、103B、104B及105B，而非同时耦接至两者。此叠层的 导电条112、113、114及115是通过此叠层的链接元件1124、1134、1144及115六而终止于一 端，通过串行选择线（SSL)栅极结构119、接地选择线（GSL) 126、字线125-1至125-N、接地 选择线（GSL) 127,并通过源极线128而终止于另一端。此叠层的导电条112、113、114及115 并未到达此叠层的链接元件102B、103B、104B及105B。
[0008] 此叠层的导电条102、103、104及105是通过此叠层的链接元件1028、1038、1048 及105B而终止于一端，通过SSL栅极结构109、接地选择线（GSL) 127、字线125-N至125-1、 接地选择线（GSL) 126,并通过一源极线而终止于另一端（图式中被其他元件所遮蔽而未绘 示出）。此叠层的导电条102、103、104及105并未到达此叠层的链接元件112A、113A、114A 及 115A〇
[0009] -存储器层是于在此多个叠层的导电条中的导电条112-115及102-105的表面与 一导电材料的多个结构（例如多条字线125-1至125-N)之间的交点处，而被配置在多个界 面区域中。特别是，存储器层是形成于此多个叠层中的导电条的侧表面上。存储器元件是 于在多个叠层的侧表面及多条字线之间的交点处，而被配置在多个界面区域中。接地选择 线（GSL) 126及127是与类似于字线的多个叠层共形。
[0010] 每个叠层的导电条是通过链接元件而终止于一端，并通过一源极线而终止于另一 端。举例而言，此叠层的导电条112、113、114及115是通过链接元件1124、1134、114八及 115A而终止于一端，并通过一源极线128而在另一端上终止。于此图的近端，每隔一个叠 层的导电条是通过链接元件1〇2Β、103Β、104Β及105B而终止，而每隔一个叠层的导电条是 通过一分离源极线而终止。于此图的远程，每隔一个叠层的导电条是通过链接元件112A、 113A、114A及115A而终止，而每隔一个叠层的导电条是通过一分离源极线而终止。
[0011] 位线及串行选择栅极结构是形成于金属层ML1、ML2及ML3。位线被耦接至一平面 译码器（未绘示）。串行选择栅极结构被耦接至一串行选择线译码器（未绘示）。
[0012] 接地选择线（GSL) 126及127可在定义字线125-1至125-N的相同的步骤期间被 图案化。接地选择装置是形成于在多个叠层的表面与接地选择线（GSL) 126及127之间的 交点处。SSL栅极结构119及109可在定义字线125-1至125-N的相同的步骤期间被图案 化。串行选择装置是形成于在多个叠层的表面与SSL栅极结构119及109之间的交点处。 这些装置被耦接至译码电路，用于选择在此阵列中的特定叠层之内的串行。
[0013] 在图1的存储器装置中，隔开相邻的叠层的导电条的沟槽具有相同的宽度。使在 相邻的叠层的导电条之间的距离变窄而可增加存储器密度。然而，使在相邻的叠层的导电 条之间的距离更进一步变窄，增加了两个叠层的存储器材料以与栅极材料的质量形成的困 难度。吾人将期望通过使在相邻的叠层的导电条之间的沟槽变窄，来增加存储器装置的存 储器密度，而不需要折衷存储器材料与形成于沟槽内侧的栅极材料的质量。

【发明内容】

[0014] 本发明的一个实施样态为一种存储器结构的制造方法，包括：
[0015] 于一基板上方形成与多个绝缘层交替的一半导体材料的多层；
[0016] 刻蚀这些半导体材料的多层，以定义多个第一沟槽以及多个第二沟槽，多个第一 沟槽及多个第二沟槽定义半导体材料的条的多个叠层，多个第一沟槽与多个第二沟槽是交 插，多个第一沟槽比多个第二沟槽宽；以及
[0017] 在多个第一沟槽中而非在多个第二沟槽中，形成非易失性存储器材料，非易失性 存储器材料将数据储存为非易失性存储器阵列中的多个非易失性存储器单元的一部分。
[0018] 本发明的一个实施例更包括：
[0019] 以绝缘材料填补多个第二沟槽，绝缘材料电性隔开多个叠层的相邻叠层。
[0020] 本发明的一个实施例更包括：
[0021] 在多个第一沟槽中形成导电栅极材料的多个垂直行，此导电栅极材料的多个垂直 行为多个第一沟槽的沟槽相对侧的一第一侧与一第二侧上的多个叠层的栅极。
[0022] 在本发明的一个实施例中，形成多个垂直行的步骤包括：
[0023] 在多个第一沟槽中形成非易失性存储器材料之后，以导电栅极材料填补多个第一 沟槽；以及
[0024] 从多个第一沟槽移除导电栅极材料的多余部分以形成多个垂直行。
[0025] 本发明的一个实施例更包括：
[0026] 使多条字线正交地形成在多个叠层的条上面，多条字线与多个垂直行电性耦接。
[0027] 在本发明的一个实施例中，多个第一沟槽具有一第一间距，多个第二沟槽具有第 一间距，以及包括多个第一沟槽及多个第二沟槽的结合的多个沟槽是具有等于第一间距的 一半的一第二间距。
[0028] 本发明的一个实施样态为包括一垂直栅极非易失性NAND阵列的一存储器装置。 此阵列包括多个垂直叠层的NAND串的非易失性存储器单元、正交地配置在多个垂直叠层 的NAND串上面的多条字线、以及电性耦接至多条字线的多个垂直行的导电栅极材料。
[0029] 多个垂直叠层的NAND串是具有垂直叠层的半导体条，垂直叠层的半导体条具有 包括一第一侧及一第二侧的相反侧。多个垂直行中的垂直行为垂直叠层的半导体条的相反 侧的第一侧及第二侧的其中一侧的栅极。各垂直行为多个垂直叠层的NAND串中的相邻叠 层的栅极。
[0030] 在本发明的一个实施例中，多个第一距离及多个第二距离隔开多个垂直叠层的 NAND串中的叠层。在某些情况下，隔开叠层的这些距离可能已通过随后在完成装置中被填 补的沟槽而被建立。多个第一距离是与多个第二距离交插。多个第一距离比多个第二距离 宽。
[0031] 在本发明的一个实施例中，多个第一距离而非多个第二距离，是被非易失性存储 器材料所占据，非易失性存储器材料将数据储存作为垂直栅极非易失性NAND阵列中的非 易失性存储器单元的一部分。于此，多个第一距离是对应至多个第一沟槽，这些沟槽是被非 易失性存储器材料部分填补。
[0032] 在本发明的一个实施例中，多个第一距离而非多个第二距离是被多个垂直行所占 据，多个垂直行为多个垂直叠层的NAND串的栅极。在多个第一距离对应至多个第一沟槽之 处，这些沟槽是被垂直行部分填补。
[0033] 在本发明的一个实施例中，多个第二距离是被电性隔开多个叠层的相邻叠层的绝 缘材料所占据。在多个第二距离对应至多个第二沟槽之处，这些沟槽是被垂直行部分填补。
[0034] 在本发明的一个实施例中，多个垂直叠层的NAND串中的相邻叠层包括相反方位 的NAND串，这些相反方位包括一位线至源极线的第一方位，以及与一源极线至位线的第二 方位。
[0035] 在本发明的一个实施例中，垂直栅极NAND阵列具有位于（i)多个垂直行以及（ii) 多个垂直叠层的NAND串的垂直叠层的半导体条的相交点的多个存储器单元。
[0036] 本发明的一个实施例更包括控制电路，控制电路对垂直栅极NAND阵列中的存储 器单元执行存储器操作，由以下所区别：（i)垂直叠层的半导体条中的一特定条层，（ii)沿 着垂直叠层的半导体条的一条的一特定位置，以及（iii)多个垂直叠层的NAND串中的一特 定叠层。
[0037] 本发明的一个实施例更包括一第一侧向叠层的半导体条，连接至垂直叠层的半导 体条的第一端；以及一第二侧向叠层的半导体条，连接至垂直叠层的半导体条的第二端。第 一与第二端是位于垂直叠层的半导体条的相对端上。
[0038] 在本发明的一个实施例中，第一侧向叠层的半导体条是与垂直叠层的半导体条的 第二端断开，而第二侧向叠层的半导体条是与垂直叠层的半导体条的第一端断开。
[0039] 本发明的一个实施例更包括多个第一位线焊垫，位在多条字线与第一侧向叠层的 半导体条及第二侧向叠层的半导体条的其中一个之间。
[0040] 本发明的一个实施例更包括控制电路，控制电路通过施加一偏压配置至此多个第 一位线焊垫来区别其中一个垂直叠层的半导体条中的多个存储器单元。
[0041] 本发明的又另一实施样态为一种存储器结构的制造方法，包括：
[0042] 提供多个垂直叠层的NAND串的非易失性存储器单元，具有多个垂直叠层的半导 体条，这些垂直叠层的半导体条具有包括一第一侧及一第二侧的相反侧；
[0043] 提供多条字线，正交地配置在此多个垂直叠层的NAND串，
[0044] 提供多个垂直行的导电栅极材料，电性耦接至此多条字线，
[0045] 其中多个垂直行中的垂直行为垂直叠层的半导体条的相反侧的第一侧及第二侧 的其中一侧的栅极，且其中各垂直行为多个垂直叠层的NAND串中的相邻叠层的栅极。
[0046] 各种实施例可以是二维存储器阵列或三维存储器阵列。
[0047] 本发明的其他实施样态及优点可在检阅图式、详细说明与随后的权利要求范围获 得理解。
【附图说明】
[0048] 图1为三维存储器结构的立体图。
[0049] 图2为一种垂直栅极三维存储器结构的上视图，垂直栅极三维存储器结构具有叠 层的NAND串的非易失性存储器单元，而叠层的NAND串的非易失性存储器单元具有垂直叠 层的半导体条，藉以显示从侧向半导体条叠层经由垂直叠层的半导体条而到达源极线接点 的电流流动的方向。
[0050] 图3-图16为用以制造图2中的三维存储器结构的一范例制造流程中的步骤。
[0051] 图3及图4分别为具有隔开不同层的半导体材料的氧化物的一迭半导体材料的侧 视图及上视图，其中多个源极线接点是形成通过半导体材料的叠层的所有层。
[0052] 图5及图6分别为侧视图及上视图，其中一第一组沟槽是形成与源极线接点邻接， 这些沟槽开口部的特征在于第一沟槽距离。
[0053] 图7及图8分别为侧视图及上视图，其中非易失性存储器材料是保形地形成在沟 槽表面上面。
[0054] 图9及图10分别为侧视图及上视图，其中导电栅极材料填补这些沟槽，藉以覆盖 这些沟槽中的非易失性存储器材料。
[0055] 图11及图12分别为侧视图及上视图，其中形成一第二组沟槽以与第一组沟槽交 错，这些沟槽开口部的特征在于第二沟槽距离比第一组沟槽的沟槽开口部的特征的第一沟 槽距离更狭小。
[0056] 图13及图14分别为侧视图及上视图，其中第二组沟槽是以氧化物填补。
[0057] 图15及图16分别为侧视图及上视图，其中位线焊垫、字线以及接地选择/串行选 择线是正交地形成在这些叠层的半导体材料上面。
[0058] 图17为垂直栅极三维存储器结构的上视图，其中虚线表示电性耦接至字线、串行 选择线、接地选择线以及位线焊垫的垂直行的栅极材料。
[0059] 图18为垂直栅极三维存储器结构的上视图，其中虚线表示对应于由字线、串行选 择线、接地选择线以及位线焊垫所控制的存储器单元的存储器材料。
[0060] 图19为垂直栅极三维存储器结构的上视图，其中虚线表示对应于NAND串的通道 的半导体材料条叠层。
[0061] 图20为一种包括一垂直栅极三维存储器结构的集成电路的示意图，垂直栅极三 维存储器结构具有多个非易失性存储器单元的叠层NAND串，叠层NAND串具有多个垂直叠 层的半导体条。
[0062] 【符号说明】
[0063] 1、3 :半导体材料条叠层
[0064] 4、8、22:氧化物
[0065] 5、7 :侧向半导体条叠层
[0066] 6 :多晶娃
[0067] 10、12:源极线接点
[0068] 14 :第一沟槽
[0069] 15 :第一沟槽距离
[0070] 16 :存储器材料
[0071] 18:栅极材料
[0072] 20 :第二沟槽
[0073] 21 :第二沟槽距离
[0074] 22 :氧化物
[0075] 24、26 :串行选择线（SSL)
[0076] 28、3〇 :接地选择线（GSL)
[0077] 32 :字线
[0078] 34、36、38、40、42、44、46 :刻蚀
[0079] 48、50 :串行选择线（SSL)栅极/行
[0080] 52、54 :接地选择线（GSL)栅极/行
[0081] 56:字线栅极/行
[0082] 58、60 :串行选择线（SSL)存储器材料
[0083] 62、64 :接地选择线（GSL)存储器材料
[0084] 66 :字线存储器材料
[0085] 100 :装置
[0086] 102、103、104、105 及 112、113、114、115 :导电条
[0087] 1028、1038、1048、1058及112厶、113厶、114厶、115八：链接元件
[0088] 109、119 :串行选择线（SSL)栅极结构
[0089] 125-1 至 125-N :字线
[0090] 126、127 :接地选择线（GSL)
[0091] 128 :源极线
[0092] 172、173、174、175 :层间连接器
[0093] 958 :平面译码器
[0094] 959:串行选择线
[0095] 960 :存储器阵列
[0096] 961 :列译码器
[0097] 962 :字线
[0098] 963 :行译码器
[0099] 964 :位线
[0100] 965 :总线
[0101] 966、968:区块
[0102] 967 :数据总线
[0103] 969 :偏压配置状态机
[0104] 971 :数据输入线
[0105] 972 :数据输出线
[0106] 974 :其他电路
[0107] 975:集成电路
[0108] ML1、ML2、ML3 :金属层
【具体实施方式】
[0109] 以下参考这些图式而提供多个实施例的详细说明。
[0110] 图2为一垂直栅极三维存储器结构的上视图，垂直栅极三维存储器结构具有叠层 的NAND串的非易失性存储器单元，而叠层的NAND串的非易失性存储器单元具有垂直叠层 的半导体条，藉以显示从侧向半导体条叠层经由垂直叠层的半导体条而到达源极线接点的 电流流动的方向。依据材料的导电性型式及感测的型式，可使电流流动的方向相反。
[0111] 半导体材料条叠层1及3为半导体材料条的叠层，其可以是一偶数（例如二的乘 幂）或另一个数目的条。在每个叠层之内，半导体材料条与邻近条彼此电性隔离的介电条 交替。半导体材料条叠层1是平行的，半导体材料条叠层3是平行的，且半导体材料条叠层 1是平行于半导体材料条叠层3。关于具有多个N型半导体条的实施例的典型的掺杂浓度 可以在10 ls/cm3左右，其中可用的实施例可能在1017/〇113至10 19/〇113的范围内。N型半导体 条的使用可能在无结实施例中特别有利，用于改善沿着NAND串的导电性，并藉以允许较高 的读取电流。
[0112] 字线32包括正交配置在半导体材料条叠层1及3上面的字线。字线32是彼此平 行。虽然显示3条字线，但其他实施例可包括另一数目的字线，例如偶数（可以是二的成 幂），或另一个数目的字线。字线是被安置在多条垂直行的栅极材料上面，并电性连接至这 些垂直行的栅极材料，垂直行的栅极材料电性耦接半导体材料条叠层1及3的所有层。一 层的硅化物（例如硅化钨、硅化钴、硅化钛）可覆盖字线32的上表面。
[0113] 一种三维阵列的存储器元件是被建立于在半导体材料条叠层1及3的表面与垂直 行的栅极材料之间的交点处。沿着半导体材料条叠层1及3位于一特定地区（location) 的存储器元件，是通过施加一组电压至区别一条字线与其他字线的字线32而被选择。由于 这些垂直行上下延伸于半导体材料条叠层1及3的侧面的垂直方位，因此垂直行可称为垂 直栅极。
[0114] 侧向半导体条叠层5及7亦是半导体材料条的叠层，例如是位线焊垫的叠层。在 每个叠层之内，半导体材料条与邻近条彼此电性隔离的介电条交替。相同的垂直位置是由 侧向半导体条叠层5及7的层中的半导体材料条以及半导体材料条叠层1及3的层中的半 导体材料条所共享。侧向半导体条叠层5及7中的半导体材料条，以及安置在相同层中的 半导体材料条叠层1及3的层中的半导体材料条，是可被电性耦接在一起。
[0115] 半导体材料条叠层1及3具有相对的第一与第二端。关于半导体材料条叠层1，第 一端是电性耦接至侧向半导体条叠层5,并与侧向半导体条叠层7电性解耦。关于半导体材 料条叠层3,第一端是与侧向半导体条叠层5电性解耦，并电性耦接至侧向半导体条叠层7。
[0116] 侧向半导体条叠层5及7可包括多个楼梯式接点，这些楼梯式接点选择在半导体 材料条叠层1及3中的一特定阶层的半导体材料，以供存储器操作用。举例而言，侧向半导 体条叠层5及7可包括一楼梯式结构，楼梯式结构选择半导体材料条叠层1及3的一特定 平面。楼梯式结构的一个实施例，可类似图1的链接元件112A、113A、114A及115A与链接 元件102B、103B、104B及105B。其他实施例可改变链接元件的顺序，并变更链接元件的形状 及组态。或者，侧向半导体条叠层5及7可电性连接在半导体材料条叠层1及3与另一个 结构之间，另一个结构选择一特定阶层的半导体材料，以供存储器操作用。
[0117] 源极线接点10及12连接至半导体材料条叠层1及3的所有层。电流流动方向是 以虚线箭号表示。对半导体材料条叠层1而言，电流在侧向半导体条叠层5与源极线接点 12之间流动。对于半导体材料条叠层3而言，电流在侧向半导体条叠层7与源极线接点10 之间的流动。
[0118] 串行选择线（SSL) 24及26是被安置在垂直行的栅极材料上面，并电性连接至这些 垂直行的栅极材料，而垂直行的栅极材料电性耦接至半导体材料条叠层1及3的所有层。 垂直行的栅极材料为栅极，以导通和不导通通道晶体管。半导体材料条叠层1及3的特别 的叠层中的存储器元件，是通过将一组电压施加至区别一个叠层与其他叠层的串行选择线 (SSL) 24及26而选择。串行选择线（SSL) 24允许或阻断在侧向半导体条叠层5与源极线接 点12之间流经半导体材料条叠层1的电流。串行选择线（SSL) 26允许或阻断在侧向半导 体条叠层7与源极线接点10之间流经半导体材料条叠层3的电流。
[0119] 相邻叠层中的存储器单元NAND串在一位线端至源极线端方位及一源极线端至位 线端方位的间交替。具有这些方位的其中一个的叠层是被包括在半导体材料条叠层1中， 而具有另一个方位的叠层是被包括在半导体材料条叠层3中。
[0120] 接地选择线（GSL) 28及30是正交配置在半导体材料条叠层1及3上面。接地选 择线（GSL) 28及30是彼此平行且平行于字线32。接地选择线（GSL) 28及30是安置于垂直 行的栅极材料上方，并电性连接至这些垂直行的栅极材料，这些垂直行的栅极材料是电性 耦接至半导体材料条叠层1及3的所有层。在接地选择线（GSL) 30或28最接近一特定条 叠层的共同源极线接点的多个实例中，接地选择线（GSL)30或28是作为一接地选择线。
[0121] 在组合上，字线信号、由位线焊垫所接收的位线信号以及由侧向半导体条叠层所 接收的阶层选择信号，是足以确认三维存储器阵列中的个别存储器单元。
[0122] 图3-图16为用以制造图2中的三维存储器结构的示范制造流程中的步骤。
[0123] 图3及图4分别为具有隔开不同层的半导体材料的氧化物的一迭半导体材料的侧 视图及上视图，其中多个源极线接点是形成通过半导体材料的叠层的所有层。
[0124] 在图3中，数层的多晶硅6是与数层的氧化物8交替。多晶硅6可以是一种半导 体材料，作为供存储器晶体管用的一本体或通道。举例而言，多晶硅6可以是P型或N型多 晶硅、P型或N型硅，或另一种半导体材料。氧化物8可以是一电性绝缘体，使多晶硅6的 邻近层电性解耦。举例而言，氧化物8可以是氧化硅、氮化硅，或另一种氧化物、另一种氮化 物，或另一种绝缘体。图3的顶层为一氧化物或其他电性绝缘体。在图3中，为了图例的目 的，氧化物4及氧化物8是以不同的图案显示，虽然这些材料可以是相同的（虽然这些材料 可以是不同的）。
[0125] 在其他例子中，氧化物4及氧化物8可使用一由聚甲基倍半氧硅烷 (polymethylsilsesquioxane，P-MSQ)、SiLK、氟掺杂的氧化物、碳掺杂的氧化物、多孔性 氧化物，以及旋涂式有机聚合物介电所构成的群组的一个或多个，于此氟掺杂的氧化物包 括SiOF (氟硅玻璃），而碳掺杂的氧化物包括SiOC (碳酸硅玻璃）、黑色钻石、珊瑚以及 aurora。这些层可利用各种方式来形成，包括本领域中可取得的低压化学气相沉积（LPCVD) 工艺。
[0126] 在图4中，形成连接至半导体材料条叠层1及3的所有层的源极线接点10及12。 源极线接点10及12为流经后来形成的半导体材料条叠层的电流的两端的其中一个。图4 中的虚线表示图3的剖面侧视图在图4中的位置。
[0127] 图5及图6分别为侧视图及上视图，其中一第一组沟槽是形成与源极线接点邻接， 这些沟槽开口部的特征在于第一沟槽距离。
[0128] 在图5中，第一沟槽14是在一平版印刷图案化步骤中，从此表面被刻蚀通过到达 氧化物8的底层。可通过使用采用一碳硬性掩模及反应性离子刻蚀的光刻式工艺，来形成 深的、高的深宽比沟槽。第一沟槽14于具有第一沟槽距离15的特征的宽度的表面处具有 开口部。相较形成于一不同步骤中的其他沟槽，第一沟槽距离15相当宽，用于容纳非易失 性存储器材料与栅极材料的后续的形成物。
[0129] 图6显示于具有第一沟槽距离15的特征的宽度的表面处具有开口部的第一沟槽 14的对应的上视图。图6中的虚线表示图5的剖面侧视图在图6中的位置。第一沟槽14 是形成与源极线接点邻接。第一沟槽14的顶端是与第一沟槽14的左侧上的源极线接点邻 接。第一沟槽14的底端是与第一沟槽14的右侧上的源极线接点邻接。
[0130] 图7及图8分别为上视图及俯视图，其中非易失性存储器材料是保形地形成在沟 槽表面上面。
[0131] 在图7中，存储器材料16是保形地形成在第一沟槽14的沟槽表面上面。因为第 一沟槽距离15相当宽，所以简化了存储器材料形成物。图8显示保形地形成在第一沟槽14 的沟槽表面上面的存储器材料16的对应的上视图。图8中的虚线表示图7的剖面侧视图 在图8中的位置。
[0132] 存储器材料16的某些实施例包括一介电电荷补捉结构。存储器材料16的另一实 施例为一多层结构。一隧穿型介电层可以由氧化硅（〇)所形成，一电荷储存层可以由氮化 硅（N)所形成，一阻挡介电层可以由氧化硅（0)所形成，而一栅极可包括多晶硅（S)的字线 或垂直行的栅极材料。
[0133] 此层的存储器材料可包括其他电荷储存结构。举例而言，可使用包括一介电隧穿 层的一能隙工程的SONOS(BE-SONOS)电荷储存结构，介电隧穿层包括一在零偏压之下形成 一倒「U」形价带的复合材料。于一实施例中，复合隧穿型介电层包括一个被称为一空穴隧 穿层的第一层、一个被称为一能带补偿层的第二层以及一个被称为一隔离层的第三层。于 本实施例中的空穴隧穿层包括二氧化硅，位在半导体条的侧表面上，这些半导体条的侧表 面是例如通过一后沉积N0退火或通过在沉积期间将N0添加至环境，利用可选择的氮化反 应的现场蒸汽动力（In-Situ Steam Generation，ISSG)所形成。第一层的二氧化娃的厚度 是小于20A，且较佳是15/\或更小。代表的实施例可以是;10 A或12A厚。
[0134] 于本实施例中的能带补偿层包括氮化硅，氮化硅位于空穴隧穿层上，空穴隧穿层 是例如使用低压力化学气相沉积（LPCVD)，于680°C下使用譬如二氯硅烷（DCS)及NH3前驱 物所形成。在替代工艺中，能带补偿层包括氮氧化硅，氮氧化硅是通过使用一种具有N 20前 驱物的类似工艺所制成。氮化硅的能带补偿层厚度是小于30A,且较佳是25A或更小。
[0135] 于本实施例中的隔离层包括二氧化硅，二氧化硅位于氮化硅的能带补偿层上，氮 化娃的能带补偿层是例如使用LPCVD高温氧化物（HighTemperature 0xide，HT0)沉积所形 成。二氧化硅的隔离层的厚度是小于35A，且较佳是25A或更小。这三层隧穿层产生一种 倒U形的价带能阶。
[0136] 位于第一位置的价带能阶是以使一个足以引发空穴隧穿通过在具有半导体本体 的界面与第一位置之间的薄区域的电场，亦足以在第一位置之后将价带能阶提高至一位 阶，此位阶有效消除第一位置之后，在复合隧穿型介电质中的空穴隧穿势皇。这种结构在三 层隧穿型介电层中建立一倒U形的价带能阶，并允许于高速下的电场辅助的空穴隧穿，同 时在缺乏电场或以为了其他操作（例如读取来自单元的数据或程序化邻近的单元）的目的 所感应生成的较小电场的形式存在的情况下，有效避免电荷泄漏通过复合隧穿型介电质。
[0137] 在一代表装置中，此层的存储器材料包括一能隙工程复合隧穿型介电层，其包括 厚度小于2纳米的一层二氧化硅、厚度小于3纳米的一层氮化硅，以及厚度小于4纳米的一 层二氧化硅。于一实施例中，复合隧穿型介电层由一超薄氧化硅层01 (例如小于等于15Λ丨 )、一超薄氮化硅层N1 (例如小于等于3〇人）以及一超薄氧化硅层02 (例如小于等于35A )所构成，其从具有半导体本体的界面偏移15人或更小之处，产生大约2. 6eV的价带能阶的 增加。于一第二偏移（例如从此界面的大约30A至45A::)处，02层使N1层与电荷捕捉层 隔开了较低的价带能阶（较高的空穴隧穿势皇）及较高的传导带能阶的一个区域。由于第 二位置是位于一段距离此界面更大的距离，足以引发空穴隧穿的电场在第二位置之后，将 价带能阶提高至一个有效消除空穴隧穿势皇的位阶。因此，02层并未大幅地阻碍电场辅助 空穴隧穿，同时改善工程隧穿型介电质的能力，用以在低电场期间阻断泄漏。
[0138] 于本实施例中的一电荷捕捉层的存储器材料包括具有大于50A的厚度的氮化硅， 于本实施例中例如包括约70A,其是例如通过使用LPCVD所形成。可采用其他电荷补捉材 料及结构，包括例如氮氧化硅（SixOyNz)、富硅氮化物、富硅氧化物、包括嵌入式纳米微粒的 捕捉层等等。
[0139] 于本实施例中的存储器材料的阻挡介电层包括具有大于50A的厚度的一层二氧 化硅，于本实施例中例如包括约90A,其可通过一湿法氧化炉工艺而从氮化物湿法转换所 形成。其他实施例可通过使用高温氧化物（ΗΤ0)或LPCVD Si02而实施。其他阻挡介电质 可包括像氧化铝的高-κ值材料。
[0140] 在另一代表实施例中，空穴隧穿层可以是13Λ的二氧化硅；能带补偿层可以是 20A的氮化硅；隔离层可以是25A的二氧化硅；电荷捕捉层可以是70iy勺氮化硅；以及阻 挡介电层可以是90人厚的氧化硅。字线的栅极材料或垂直行的栅极材料为P+多晶硅（大 约5. lev的功函数）。
[0141] 图9及图10分别为侧视图及上视图，其中导电栅极材料填补这些沟槽，藉以覆盖 这些沟槽中的非易失性存储器材料。
[0142] 在图9中，栅极材料18是保形地形成在存储器材料16上面，用于填补第一沟槽 14。因为第一沟槽距离15相当宽，所以简化了填补。
[0143] 图10显示保形地形成在存储器材料16上面，用于填补第一沟槽14的栅极材料18 的对应的上视图。图10中的虚线表示图9的剖面侧视图在图10中的位置。
[0144] 栅极材料可包括可被使用在半导体材料条叠层1及3中的半导体材料，或其他导 电材料（例如金属）。一垂直行的栅极材料可作为栅极，以供条状的垂直行的栅极材料的两 侧上的垂直叠层的半导体条中的存储器装置用。
[0145] 图11及图12分别为侧视图及上视图，其中形成一第二组沟槽以与第一组沟槽交 错，这些沟槽开口部的特征在于第二沟槽距离比第一组沟槽的沟槽开口部的特征的第一沟 槽距离更狭小。
[0146] 在图11中，第二沟槽20是在一平版印刷图案化步骤中从此表面被刻蚀通过到达 氧化物8的底层。可通过使用采用一碳硬性掩模及反应性离子刻蚀的光刻式工艺，来形成 深的、高的深宽比沟槽。第二沟槽20于具有第二沟槽距离21的特征的宽度的表面处具有 开口部。相较形成于不同步骤中的其他沟槽，第二沟槽距离21相当狭小，用于容纳后续的 氧化物的填补。第二沟槽距离21可以是相当狭小的，因为它们并不需要容纳非易失性存储 器材料与栅极材料的形成物。
[0147] 第一沟槽14具有一第一间距（pitch)。第二沟槽20具有一第二间距。包括第一 沟槽14及第二沟槽20的一结合组的沟槽，是具有等于第一间距的一半的第二间距。
[0148] 图12显示于具有第二沟槽距离21的特征的宽度的表面处具有开口部的第二沟槽 20的对应的上视图。图12中的虚线表示图11的剖面侧视图在图12中的位置。第二沟槽 20是形成与源极线接点邻接。第二沟槽20的顶端是与第二沟槽20的右侧上的源极线接点 邻接。第二沟槽20的底端是与第二沟槽20的左侧上的源极线接点邻接。
[0149] 图13及图14分别为侧视图及上视图，其中第二组沟槽是以氧化物填补。
[0150] 在图13中，氧化物22填补第二沟槽20。图14显示填补第二沟槽20的氧化物22 的对应的上视图。图14中的虚线表示图13的剖面侧视图在图14中的位置。氧化物22可 以是一电性绝缘体，电性绝缘体使邻近叠层的半导体条电性解耦。举例而言，氧化物22可 以是氧化硅、氮化硅，或另一种氧化物、另一种氮化物，或另一种绝缘体。
[0151] 图15及图16分别为侧视图及上视图，其中位线焊垫、字线以及接地选择/串行选 择线是正交地形成在这些叠层的半导体材料上面。
[0152] 在图15中，串行选择线（SSL)24是形成在栅极材料18上面。然后，传送位线信号 的金属线可被安排路线至串行选择线（SSL) 24。一条金属线是在氧化物22上面被刻蚀，藉 以留下离散的串行选择线（SSL) 24。虽然离散串行选择线（SSL) 24每个只控制一个半导体 条叠层，但因为离散串行选择线（SSL) 24可覆盖两个半导体条叠层，所以刻蚀间距是相当 大的。图16显示形成在栅极材料18上面的串行选择线（SSL)24的对应的上视图。图16 中的虚线表示图15的剖面侧视图在图16中的位置。图16亦显示串行选择线（SSL) 26 ;接 地选择线（GSL) 28及接地选择线（GSL) 30 ;以及形成在栅极材料18上面的字线32。
[0153] 串行选择线（SSL) 24、26 ;接地选择线（GSL) 28及接地选择线（GSL) 30 ;以及字线 32亦可包括栅极材料，栅极材料可以是使用于半导体材料条叠层1及3中的半导体材料，或 其他导电材料（例如金属）。
[0154] 图16亦显示刻蚀空间以电性隔开部分的存储器阵列。刻蚀40及42使半导体材 料条叠层1及3与侧向半导体条叠层5或7电性隔开。因此，每个叠层的半导体材料条叠 层1及3中的电流，是在侧向半导体条叠层5或7的其中一个以及源极线接点的其中一个 之间流动。
[0155] 刻蚀34、36及38电性隔开接地选择线（GSL) 28及接地选择线（GSL) 30的邻近的 线；以及字线32。刻蚀34、36及38亦使栅极材料18与个别的长条状垂直行电性隔开成为 多个短垂直行。多个短垂直行是彼此电性隔离，以使多个短垂直行可以是电性离散栅极。
[0156] 刻蚀44及46电性隔离此三维阵列成为多个单元，其可通过不同组的信号而各别 地被寻址。
[0157] 图17-图19表示存储器晶体管的不同部分，这些部分组合形成存储器晶体管，这 些存储器晶体管是部分通过覆盖于串行选择线（SSL) 24及26、接地选择线（GSL) 28、接地选 择线（GSL) 30以及字线32上而被遮蔽。不同部分组合形成存储器晶体管。
[0158] 图17为垂直栅极三维存储器结构的上视图，其中虚线表示电性耦接至字线、串行 选择线、接地选择线以及位线焊垫的垂直行的栅极材料。垂直行的栅极材料为供存储器晶 体管用的单一侧栅极。串行选择线（SSL)栅极/行48及50为供由串行选择线（SSL)24及 26所控制的晶体管用的单一侧栅极。接地选择线（GSL)栅极/行52为供由接地选择线 (GSL) 28所控制的晶体管用的单一侧栅极。接地选择线（GSL)栅极/行54为供由接地选择 线（GSL)30所控制的晶体管用的单一侧栅极。字线栅极/行56为供由字线32所控制的存 储器晶体管用的单一侧栅极。
[0159] 图18为垂直栅极三维存储器结构的上视图，其中虚线表示对应于由字线、串行选 择线、接地选择线以及位线焊垫所控制的存储器单元的存储器材料。存储器材料为供存储 器晶体管用的非易失性存储器元件。与未被字线存取的通道晶体管相关的存储器元件可不 使用或移除，且可以非存储器材料置换。串行选择线（SSL)存储器材料58及60具有供由串 行选择线（SSL)24及26所控制的晶体管用的非易失性存储器元件。接地选择线（GSL)存 储器材料62具有供由接地选择线（GSL)28所控制的晶体管用的非易失性存储器元件。接 地选择线（GSL)存储器材料64具有供由接地选择线（GSL)30所控制的晶体管用的非易失 性存储器元件。字线存储器材料66具有供由字线32所控制的存储器晶体管用的非易失性 存储器元件。
[0160] 图19为垂直栅极三维存储器结构的上视图，其中虚线表示对应于NAND串的通道 的半导体材料条叠层。半导体材料条叠层1为供在侧向半导体条叠层5与源极线接点12 之间的非易失性存储器单元的NAND串用的本体及通道。半导体材料条叠层3为供在侧向 半导体条叠层7与源极线接点10之间的非易失性存储器单元的NAND串用的本体及通道。
[0161] 图20为一种包括一垂直栅极三维存储器结构的集成电路的示意图，垂直栅极三 维存储器结构具有多个非易失性存储器单元的叠层NAND串，其具有多个垂直叠层的半导 体条。
[0162] 集成电路975包括一个如本文所说明而实施的三维NAND闪存阵列960,位在一 个半导体基板上，而以多个单一栅极晶体管以及不同组的距离隔开邻近叠层的半导体材料 条。一列译码器961被耦接至多条字线962,并沿着存储器阵列960中的列而配置。一行译 码器963被耦接至沿着对应于存储器阵列960中的叠层的行而配置的多条位线964,用于读 取并程序化来自存储器阵列960中的存储器单元的数据。一平面译码器958是经由多条串 行选择线959耦接至存储器阵列960中的多个平面。地址是在总线965上被供应至行译码 器963、列译码器961以及平面译码器958。于此例子中，区块966中的感测放大器及数据 输入结构，是经由数据总线967而耦接至行译码器963。数据是经由数据输入线971而从集 成电路975上的输入/输出端，或从集成电路975内部或外部的其他数据源，被供应至区块 966中的数据输入结构。在所显示的实施例中，其他电路974是被包括在集成电路上，例如 一通用处理器或特殊用途应用电路，或一提供被NAND闪存单元阵列所支持的系统单芯片 功能的模块的组合。数据是经由数据输出线972而从区块966中的感测放大器，被供应至 集成电路975上的输入/输出端，或被供应至集成电路975内部或外部的其他数据目标。
[0163] 于此例子中，通过使用偏压配置状态机969而实施的一控制器，控制经由区块968 中的单一或多个电压源所产生或提供的偏压配置电源电压的施加，例如读取、擦除、编程、 擦除确认以及编程确认电压。控制器将信号传送至平面译码器958,平面译码器958传送一 组电压至串行选择线959。
[0164] 控制器可通过使用如本领域已知的特殊用途逻辑电路系统而被实施。在替代实施 例中，控制器包括一通用处理器，通用处理器可在相同的集成电路上被实施，集成电路执行 一计算机程序以控制此装置的操作。在又其他实施例中，特殊用途逻辑电路及一通用处理 器的一组合，是可被利用于控制器的实行。
[0165] 虽然本发明是参考上面所详细的较佳实施例及例子而揭露，但吾人应理解到这些 例子是意图呈现一种说明而非限制的意义。吾人考虑到熟习本项技艺者将轻易想到修改及 组合，其修改及组合，将是落在本发明的精神以及随附权利要求范围的范畴之内。
【主权项】
1. 一种存储器结构的制造方法，包括： 于一基板上方形成与多个绝缘层交替的一半导体材料的多层； 刻蚀这些半导体材料的多层，以定义多个第一沟槽以及多个第二沟槽，这些第一沟槽 及这些第二沟槽定义该半导体材料的条的多个叠层，这些第一沟槽与这些第二沟槽是交 插，这些第一沟槽比这些第二沟槽宽；以及 在这些第一沟槽中而非在这些第二沟槽中，形成一非易失性存储器材料，该非易失性 存储器材料将数据储存作为该非易失性存储器阵列中的多个非易失性存储器单元的一部 分。2. 根据权利要求1所述的方法，更包括： 以一绝缘材料填补这些第二沟槽，该绝缘材料是电性隔开这些第二沟槽的沟槽相对侧 的一第一侧与一第二侧上的该半导体材料的条的这些叠层。3. 根据权利要求1所述的方法，更包括： 在这些第一沟槽中形成一导电栅极材料的多个垂直行，这些垂直行为这些第一沟槽的 沟槽相对侧的一第一侧与一第二侧上的该半导体材料的条的这些叠层的栅极。4. 根据权利要求3所述的方法，其中形成这些垂直行的步骤包括： 在这些第一沟槽中形成该非易失性存储器材料之后，以该导电栅极材料填补这些第一 沟槽；以及 从这些第一沟槽移除该导电栅极材料的多余部分，以形成这些垂直行。5. 根据权利要求3所述的方法，更包括： 使多条字线正交地形成在该半导体材料的条的这些叠层上面，这些字线与这些垂直行 电性耦接。6. 根据权利要求1所述的方法，其中各该第一沟槽具有一第一间距，各该第二沟槽具 有一第二间距，而包括这些第一沟槽及这些第二沟槽的结合的多个沟槽是各具有等于该第 一间距的一半的该第二间距。7. -种存储器装置，包括： 一垂直栅极非易失性NAND阵列，包括： 多个垂直叠层的NAND串的多个非易失性存储器单元，具有多个垂直叠层的半导体条， 这些垂直叠层的半导体条各具有包括一第一侧及一第二侧的一相对侧； 多条字线，正交地配置在这些垂直叠层的NAND串上面；以及 一导电栅极材料的多个垂直行，电性耦接至这些字线； 其中，各该垂直行为这些垂直叠层的半导体条的该相对侧的该第一侧及该第二侧中的 其中一侧的栅极，且其中各该垂直行为这些垂直叠层的NAND串中相邻的垂直叠层的半导 体条的栅极。8. 根据权利要求7所述的存储器装置，其中多个第一距离及多个第二距离隔开这些垂 直叠层的NAND串中的这些垂直叠层的半导体条，这些第一距离与这些第二距离是交插，这 些第一距离比这些第二距离宽。9. 根据权利要求8所述的存储器装置，其中这些第一距离而非这些第二距离是被一 非易失性存储器材料所占据，该非易失性存储器材料将数据储存作为该垂直栅极非易失性 NAND阵列中的这些非易失性存储器单元的一部分。10. 根据权利要求8所述的存储器装置，其中这些第一距离而非这些第二距离是被这 些垂直行所占据，这些垂直行为这些垂直叠层的NAND串的栅极。11. 根据权利要求8所述的存储器装置，其中这些第二距离是被一绝缘材料所占据，该 绝缘材料电性隔开各该第二距离的一相对侧的一第一侧与一第二侧上的这些垂直叠层的 半导体条。12. 根据权利要求7所述的存储器装置，其中这些垂直叠层的NAND串中相邻的垂直叠 层的半导体条包括一相反方位的NAND串，该相反方位包括位线至源极线的一第一方位，以 及源极线至位线的一第二方位。13. 根据权利要求7所述的存储器装置，其中该垂直栅极非易失性NAND阵列具有多个 存储器单元，位于（i)这些垂直行以及（ii)这些垂直叠层的NAND串的这些垂直叠层的半 导体条的相交点处。14. 根据权利要求7所述的存储器装置，更包括： 一控制电路，对该垂直栅极非易失性NAND阵列中的多个存储器单元执行多个存储器 操作，由以下所区别：（i)这些垂直叠层的半导体条中的一特定条层，（ii)沿着这些垂直叠 层的半导体条的一条的一特定位置，以及（iii)这些垂直叠层的NAND串中的一特定叠层。15. 根据权利要求7所述的存储器装置，更包括： 一第一侧向叠层的半导体条，连接至各该垂直叠层的半导体条的一第一端；以及 一第二侧向叠层的半导体条，连接至各该垂直叠层的半导体条的一第二端。16. 根据权利要求15所述的存储器装置，其中， 该第一侧向叠层的半导体条是与各该垂直叠层的半导体条的该第二端断开；以及 该第二侧向叠层的半导体条是与各该垂直叠层的半导体条的该第一端断开。17. 根据权利要求15所述的存储器装置，更包括： 多个第一位线焊垫，位在这些字线与该第一侧向叠层的半导体条及该第二侧向叠层的 半导体条中的其中一者之间。18. 根据权利要求17所述的存储器装置，更包括： 一控制电路，通过施加一偏压配置至这些第一位线焊垫，来区别这些垂直叠层的半导 体条的其中一者中的多个存储器单元。19. 一种存储器结构的制造方法，包括： 提供多个垂直叠层的NAND串的非易失性存储器单元，具有多个垂直叠层的半导体条， 这些垂直叠层的半导体条各具有包括一第一侧及一第二侧的一相对侧； 提供多条字线，正交地配置在这些垂直叠层的NAND串上面；以及 提供一导电栅极材料的多个垂直行，电性耦接至这些字线； 其中，各该垂直行为这些垂直叠层的半导体条的该相对侧的该第一侧及该第二侧中的 其中一侧的栅极，且其中各该垂直行为这些垂直叠层的NAND串中相邻的垂直叠层的半导 体条的栅极。
【文档编号】H01L27/115GK105990251SQ201510090517
【公开日】2016年10月5日
【申请日】2015年2月28日
【发明人】李冠儒
【申请人】旺宏电子股份有限公司