存储器结构及其制造方法
【技术领域】
[0001]本发明是关于一种存储器结构及其制造方法，且特别是关于一种具有凹入式栅极的存储器结构及其制造方法。
【背景技术】
[0002]在半导体电子元件装置中，动态随机存取存储器(Dynamic Random AccessMemory,DRAM)元件是常见的产品之一。动态随机存取存储器是由许多存储单元所构成，同时它也是目前最常用的主要易失性存储器之一。动态随机存取存储器的每一存储单元是由一晶体管以及至少一个电容所堆叠串联而成的，利用字符线与位线电连接动态随机存取存储器进行写入和读取数据的动作。
[0003]另外，当存储器装置(例如一动态随机存取存储器)逐渐地整合，基板的电场则因为过度离子布植而变得非常高。在近年已经广泛地使用凹入式栅极制程。
【发明内容】
[0004]本发明实施方式提供一种存储器结构，包括一基底、一凹入式栅极、一第一扩散区以及一第二扩散区，其中所述基底具有一非连续的阱区。所述凹入式栅极设置于所述基底的一凹槽中，所述第一扩散区及所述第二扩散区分别设置在位于所述凹入式栅极的两侧旁的所述基底上。所述第一扩散区及所述第二扩散区两者的导电类型与所述非连续的阱区的导电类型相异。所述非连续的阱区包括不相接触的至少一第一部分及至少两个第二部分。至少一所述第一部分位于所述凹入式栅极下方，至少两个所述第二部分分别位于所述第一扩散区下方及所述第二扩散区下方。至少两个所述第二部分的掺杂浓度分别与至少一所述第一部分的掺杂浓度相同。
[0005]本发明实施方式还提供一种存储器结构的制造方法，包括下列步骤:首先，提供一基底，所述基底具有一凹槽；接着，形成一凹入式栅极于所述凹槽中；然后，掺杂所述基底，以在所述基底中形成一非连续的阱区，其中，所述非连续的阱区包括不相接触的至少一第一部分及至少两个第二部分，至少一所述第一部分位于所述凹入式栅极下方，至少两个所述第二部分分别位于所述凹入式栅极的两侧旁的所述基底的底部，且至少两个所述第二部分的掺杂浓度分别与至少一所述第一部分的掺杂浓度相同。
[0006]为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附附图仅提供参考与说明用，并非用来对本发明加以限制。
【附图说明】
[0007]图1为本发明一实施方式的存储器结构的俯视示意图；
[0008]图2A为本发明一实施方式的存储器结构沿A-A割面线的剖面结构示意图；
[0009]图2B为图2A实施方式的存储器结构沿B-B割面线的剖面结构示意图；
[0010]图2C为图2A实施方式的存储器结构沿C-C割面线的剖面结构示意图；
[0011]图3为本发明一实施方式的存储器结构在制造过程中沿A-A割面线的剖面结构示意图；
[0012]图4为本发明一实施方式的自对准存储器结构的制造方法的步骤流程图。
【具体实施方式】
[0013]请参图1及图2A，图1为本发明一实施方式的存储器结构的俯视示意图，图2A为本发明一实施方式的存储器结构沿A-A割面线的剖面结构示意图。存储器结构I包括基底110、凹入式栅极130、第一扩散区141及一第二扩散区142，其中基底110具有非连续的阱区120。如图1所示，基底110包含有主动区域IlOa及设于主动区域IlOa两侧的沟槽隔离结构150，其中沟槽隔离结构150例如浅沟槽隔离结构(Shallow Trench Isolat1n，STI)。区域Rl将形成凹入式栅极130，区域R2将形成作为位线接触区的第一扩散区141，区域R3将形成作为存储节点接触区的第二扩散区142域。以下将同时通过图1中的A-A割面线、B-B割面线及C-C割面线详细说明本发明一实施方式的存储器结构I的特征。
[0014]请参图2A、图2B及图2C，其中图2B为图2A实施方式的存储器结构沿B-B割面线的剖面结构示意图，图2C为图2A实施方式的存储器结构沿C-C割面线的剖面结构示意图。基底110可为半导体基材，例如硅基材、锗基材、碳一硅基材等。基底110具有至少一个凹槽112及至少一个凹槽113，这些凹槽沿着垂直于基底110的表面111的延伸方向Dl从基底110的表面111往基底110内部延伸。由所述延伸方向Dl测量，凹槽112沿着延伸方向Dl的深度较凹槽113沿着延伸方向Dl的深度为浅。沟槽隔离结构150设置于基底110的凹槽113中，沟槽隔离结构150用以隔离相邻的主动区域110a(图1)。沟槽隔离结构150例如包括于依序沉积于凹槽113中的氧化层衬垫(oxide liner)、氮化娃衬垫(SiN liner)、介电材料层(spin-on dielectric layer, SOD layer)及高密度等离子体层(high-densityplasma layer, HDP layer)。
[0015]凹入式栅极130设置于基底110的凹槽112中，凹入式栅极130用以作为埋入式字符线。如图所示，凹入式栅极130例如包括形成于凹槽112的内侧表面的栅极介电层131、凹槽112由填入凹槽112内的导电材料所形成的栅极导电层132、以及设置于栅极导电层132上的栅极覆盖层133。
[0016]第一扩散区141及一第二扩散区142分别设置在位于凹入式栅极130的两侧旁的基底110上，在本【具体实施方式】中，第一扩散区141例如具有N型掺杂，而第一扩散区141为N型源极掺杂区；第二扩散区142例如具有N型掺杂，而第二扩散区142为N型漏极掺杂区。
[0017]值得一提的是，基底110具有非连续的阱区120。所述非连续的阱区120包括不相接触的至少一个第一部分121及至少两个第二部分122，其中第一部分121的掺杂浓度与第二部分122的掺杂浓度皆相同。在本【具体实施方式】中，第一部分121及第二部分122例如皆具有P型浅掺杂，而非连续的阱区120为P型阱区。
[0018]如图所示，第一部分121位于凹入式栅极130的下方，第二部分122位于第一扩散区141的下方或者第二扩散区142的下方，且由延伸方向Dl测量，第二部分122沿着延伸方向Dl的深度是大于第一部分121沿着延伸方向Dl的深度。此外，由延伸方向Dl测量，沟槽隔离结构150沿着延伸方向Dl的深度是大于或等于第一部分121沿着延伸方向Dl的深度。
[0019]在另一实施方式中，由延伸方向Dl测量，第二部分122沿着延伸方向Dl的深度可以大致等于沟槽隔离结构150沿着延伸方向Dl的深度，然而，必须大于第一部分121沿着延伸方向Dl的深度。
[0020]本发明上述实施方式所提供的存储器结构1，通过凹入式栅极130下方的非连续的阱区120的第一部分121，可更有效地防止载流子的窜流，进而降低漏电流。进一步而言，如图2C所示，位于沟道(channel)两侧的沟槽隔离结构150与位于沟道底部的阱区120的第一部分121可更有效地隔绝沟道与沟道间载流子的窜流互扰。
[0021]接着，请配合参照图3，图3为本发明一实施方式的存储器结构在制造过程中沿A-A割面线的剖面结构示意图。以下将详细说明本发明一实施方式的自对准存储器结构的制造方法的步骤流程。
[0022]首先，提供基底110，例如N型的硅基底。所述基底110具有至少一个凹槽112及至少一个凹槽113，这些凹槽沿着垂直于基底110的表面111的延伸方向Dl从基底110的表面111往基底110内部延伸。由所述延伸方向Dl测量，凹槽112沿着延伸方向Dl的深度较凹槽113沿着延伸方向Dl的深度为浅。
[0023]接着，形成凹入式栅极130于凹槽112中。详细而言，形成凹入式栅极130的【具体实施方式】可包括以下步骤。先于凹槽112的内侧表面形成栅极介电层131，例如二氧化硅层然后，将一导电材料填入凹槽112内，以在沟槽110的底部。具体来说，可对沟槽110的内壁全面性地进行一热氧化处理，以在沟槽110的内侧表面形成栅极介电层131。本发明另一实施方式，可采用化学气相沈积法(chemical vapor deposit1n, CVD)以取代上述热氧化处理以形成例如由二氧化硅、氮化硅、氮氧硅化物或五氧化二钽等构成的栅极介电层131。然后，将一导电材料填入凹槽112内，以在凹槽112形成栅极导电层132，其中栅极导电层132与基底110之间通过栅极介电层131而彼此电性绝缘。
[0024]接着，在凹槽113中形成沟槽隔离结构150，形成沟槽隔离结构150的【具体实施方式】例如包括以下步骤。形成氧化层衬垫于凹槽113的内壁上，形成氮化硅衬垫以覆盖氧化层衬垫，接着，将旋涂式介电材料或其它具有较佳填洞能力的介电材料填入凹槽113中，以形成介电材料层于凹槽113中，最后设置高密度等离子体层于介电材料层上。
[0025]接着，对基底110进行一 P型掺杂制程，例如离子注入掺杂制程或者等离子体掺杂制程，以掺杂凹槽112的底部的基底110，同时，以凹入式栅极130为屏蔽分别掺杂凹槽112两侧的基底110的底部。具体来说，通过所述掺杂制程，朝向凹入式栅极130的表面引入P型掺杂束，例如硼离子掺杂束(如图3中的箭头所示)，同时，分别朝向凹入式栅极130的两侧旁的基底110的表面111引入P型掺杂束(如图3中的箭头所示)，以掺杂基底110。藉此，在凹槽的底部的基底110形成第一掺杂区121’，并且分别于凹入式栅极130