专利名称：：相位时钟发生器的制作方法
技术领域：
：本发明涉及相位时钟发生器。
背景技术：
：最近，己经开发出各种窄带和宽带通信系统，以提供例如移动通信、卫星通信和广播的服务。构成通信系统的电路(包括混合器、气球电路(ballooncircuit)、调制器和解调器)需要时钟信号，以处理具有各种信道的频率信号。图1是示意性示出用于压控振荡器(voltagecontrolledoscillatorVCO)的边沿组合器(edgecombiner)的组件的电路示意图，图2是示出图1的边沿组合器的测量输出信号的时序图。VCO典型地包括延迟锁相环(DLL)和边沿组合器。DLL通过对基准时钟REF—CLK进行相位延迟来生成各种相位信号P[O]、P[l]、...P[N-l]、P[N]。边沿组合器具有这样的结构，其中以多级形式(multi-step)设置用以形成并联电路(由PM块表示)的两个NMOS晶体管。如果检测到相位信号的上升沿，则设置在边沿组合器的上部的LC储能电路(tankcircuit)在相位信号的上升沿产生谐振，以使得时钟信号FOUT振荡。时钟信号FOUT具有与"基准时钟X相位延迟的信号的数目"对应的频率。然而，由于用于LC储能电路的电感器L是具有较大尺寸的分布元件，并且不是通过半导体制造工艺制造的，所以难以最小化用于VCO的芯片。此外，振荡操作很容易受到在LC储能电路的电感器(L)和电容器(C)之间的匹配的影响。因此，必须采用额外的电路。然而，这样会增加器件的功耗。作为对图1所示的边沿组合器的可选择方式，可使用频率放大器。图3是示意性示出具有反相器(inverter)结构的频率放大器组件的电路图，图4是示出具有图3的反相器结构的频率放大器的测量输出信号的时序图。频率放大器使用从DLL产生的相移信号P[O]、P[l]、...P[n-l]、P[n]来检测相位信号的上升沿。频率放大器具有彼此串联的NMOS和PMOS晶体管的多级结构，其中PMOS晶体管的栅极连接至3个反相器的链电路(chaincircuit)。因此，如果检测到上升沿，则通过链电路执行本地振荡操作，并且通过本地振荡操作来定义时钟信号的上升期和下降期。因此，产生图4中所示的时钟信号FOUT。设置在频率放大器的上部和下部的耦合反相器(存储器单元A)用以稳定本地振荡操作。然而，可限制与晶体管连接的反相器的数目。当振荡周期设置密集时，可错误地检测到上升沿。此外，由于在这种类型的频率放大器中单独地使用相位延迟信号的边沿，所以必须在频率放大器的上部和下部额外地设置存储器单元A，以保持状态。此外，由于存储器单元A的负载，因此边沿检测时间必然大大增加。这种增加的检测时间可造成反相器链电路的错误操作。解决上述问题的一个途径是必须增加构成链电路的反相器数目，同时保持反相器为奇数。然而，由于反相器的振荡周期受到限制，所以不能够满足时钟信号的高频率特征。因此，晶体管的数目必须增加，以放大基准时钟。在这种情况下，功耗的量增加，电路变得复杂，并且半导体芯片的设计变得困难。图5a-图5c是示意性示出具有反馈结构的频率放大器组件的电路图，图6是示出具有反馈结构的频率放大器的测量输出信号的时序图。图5a-图5c中所示的频率放大器是对图3中所示的频率放大器的替换电路，并且包括边沿检测器(图5a)、边沿组合器(图5b)和脉冲结绳锁存器(togglepulsedlatch，TPL)(图5c)。当从DLL产生相位延迟信号P[O]、P[l]、...P[n-l]、P[n]时，边沿检测器检测相位信号的上升沿。边沿检测器包括多个NAND栅极。NAND栅极的输入端连接至反相器的链结构，以形成反馈结构。因此，在出现上升沿时，通过链电路立即执行本地振荡操作。边沿组合器(图5b)组合从本地振荡操作导出的信号，以产生检测信号DCK。当将检测信号DCK传送到TPL(图5c)时，TPL(图5c)的晶体管选择性地操作反相器，以交替地提供3反相器链电路和4反相器链电路。因此，可产生具有与"基准时钟X相位延迟信号的数目"对应的频率的时钟信号FOUT。然而，由于相位延迟信号的数目必须是2的平方数，所以对于实现时钟信号FOUT的频率存在限制。此外，电路变得复杂，并且功耗也会增加。具体地，在上述反馈结构中，由于具有噪音分量(component)的信号被反馈并且没有被去除，所以可能会产生不稳定的时钟信号。
发明内容本发明实施例可提供一种在压控振荡器(vco)中使用的相位时钟发生器。本发明的实施例提供一种相位时钟发生器，其能够在采用更小数目晶体管的同时基于高频特征生成时钟信号。根据本发明实施例，设置一种相位时钟发生器，其能够在相位时钟发生器的设计期间，在未受到自由添加单元电路块以放大时钟频率的限制的情况下实现时钟频带。根据本发明实施例，可以不包括例如反相器链电路、反馈电路、谐振电路和稳定电路等专用电路。因此，可减少电路大小和功耗的量，容易执行半导体器件的设计和制造处理，可基于晶体管的运行频率生成高频时钟信号，可提供能够最小化噪音分量的影响的相位时钟发生器。根据本发明实施例，相位时钟发生器包括晶体管和缓冲器。晶体管可连接在电力线和地线之间，并且设置成4XN矩阵的形式，以通过它们的栅极端接收多个相位延迟信号。4个晶体管可形成单元列，单元列的首先的两个晶体管可以是NMOS晶体管对，其次的两个晶体管可以是PMOS晶体管对。缓冲器连接至设置在形成单元列的NMOS晶体管对和PMOS晶体管对之间的线，以发送时钟信号。根据其他实施例，通过调节晶体管对的比，可改变时钟信号的频带。例如，可以从设计中去除NMOS晶体管对或PMOS晶体管对中的某些对，从而在可提供特定占空比的矩阵中生成非对称列。图1是示意性示出边沿组合器的组件的电路示意图。图2是示出图1的边沿组合器的测量输出信号的时序图。图3是示意性示出具有反相器结构的频率放大器组件的电路图。图4是示出具有图3的反相器结构的频率放大器的测量输出信号的时序图。图5a-图5c是示意性示出具有反馈结构的频率放大器组件的电路图。图6是示出图5a-图5c的具有反馈结构的频率放大器的测量输出信号的时序图。图7是示意性示出根据本发明实施例的压控振荡器(VCO)的组件的框图。图8是示意性示出根据本发明第一实施例的相位时钟发生器的组件的电路图。图9是示出根据第一实施例的相位时钟发生器的测量输出信号的时序图。图IO是示意性示出根据本发明第二实施例的相位时钟发生器的组件的电路图。图11是示出根据第二实施例的相位时钟发生器的测量输出信号的时序图。具体实施例方式将参照附图详细描述相位时钟发生器的实施例。图7是示意性示出根据本发明实施例的压控振荡器(VCO)100的组件的框图。参照图7，根据本发明实施例的VCO100可包括延迟锁相环110和相位时钟发生器200。DLL100可包括相位检测器112、电荷泵114、环路滤波器116和压控延迟线(VCDL)118。VCDL118可接收来自振荡电路的基准时钟(REF—CLK)，并通过对基准时钟进行相位延迟来生成多个相位延迟信号(P[O]至P[N-l])。振荡电路可以例如是温控X-tal振荡器(TCXO)。相位检测器112可顺序接收来自VCDL118的相位延迟信号，然后将相位延迟信号与基准时钟相比较，以生成与每个相位延迟信号和基准时钟之间的频率差对应的控制信号。电荷泵1M可根据来自相位检测器112的控制信号调节电流值。电荷泵114吸收特定量的电荷，或根据控制信号向环路滤波器116提供电荷，从而调节向VCDL118传送的控制电压。因此，VCDL118可创建具有精确间隔的多个相位延迟信号。VCDL118可向相位时钟发生器200传送相位延迟信号(P[O]、P[l]、…、P[N-l])。图8是示意性示出根据第一实施例的相位时钟发生器200的组件的电路图，图9是示出根据第一实施例的相位时钟发生器200的测量输出信号的时序图。参照图8，根据第一实施例的相位时钟发生器200包括多个晶体管，它们以电力线VDD和接地线VSS之间的矩阵的形式彼此连接。缓冲器230可连接至与晶体管矩阵的某些节点连接的线路。矩阵可采用4行N列的形式。根据如图8所示的实施例，可将晶体管211至226排列在4行L1至L4和N列C1至C4中，每行包括N个晶体管，每列包括4个晶体管。将每列(例如，第一列C1)中设置的4个晶体管按对排列。换句话说，关于第一列C1，设置在列C1的上部的两个晶体管211和212形成一对D1，设置在列C1的下部的两个晶体管213和214形成一对D2。在成对的晶体管之间的节点可连接至中心线E。中心线E可连接至缓冲器230，并可通过缓冲器230发送输出信号FOUT。以下，为了说明的目的，设置在列Cl的上部的两个晶体管211和212的晶体管对被称为"第一对Dl"，设置在列Cl的下部的两个晶体管213和214的晶体管对被称为"第二对D2"。作为第一对D1定位的晶体管(211、212、215、216、219、220、223和224)可以是p沟道金属氧化物半导体(PMOS)晶体管。作为第二对D2定位的晶体管(213、214、217、218、221、222、225和226)可以是n沟道金属氧化物半导体(NMOS)晶体管。当对形成第一对D1的晶体管的栅极施加低电压时，晶体管导通，以输出高电位信号。相反，当对所述晶体管的栅极施加高电压时，形成第一对D1的晶体管断开，从而可使用形成第二对D2的晶体管来输出低电位信号。当对形成第二对D2的晶体管的栅极施加高电压时，晶体管导通，以输出低电位信号。相反，当对形成第二对D2的晶体管的栅极施加低电压时，晶体管断开，从而可使用形成第一对D2的晶体管输出高电位信号。形成上述矩阵的晶体管组成从VCDL118传递的相位延迟信号，以生成时钟信号。形成列Cl至C4的第一对晶体管Dl和第二对晶体管D2可生成对称结构的时钟信号。以这种对称方式排列的第一对晶体管Dl和第二对晶体管D2可根据50比50的占空比进行频率划分。第一对晶体管Dl和第二对晶体管D2的列通过组合相位延迟信号的上升沿确定时钟信号FOUT的上升期和下降期。可通过中心线E将在列Cl至C4中组合的信号传递至缓冲器230，并且缓冲器230依序发送所组合的信号，以生成具有与"1/2XNX基准时钟"对应的高频率的时钟信号。因此，将晶体管的列设置为偶数，即，"N"是偶数。将参照以下的表格描述晶体管的结构和操作。行和列表示用于矩阵中的晶体管的可用槽(availableslot)，其中第一行和第二行晶体管是PMOS晶体管，第三行和第四行晶体管是NMOS晶体管。<table>tableseeoriginaldocumentpage10</column></row><table><table>tableseeoriginaldocumentpage11</column></row><table>参照表1，相位信号选择方程式P[f(x)]是选择相位延迟信号的方程式，其应用于排列在行和列的晶体管的栅极。相位选择方程式PB[f(x)]是相对于相位信号选择方程式P[f(x)]的180度反相。第1至N列重复形成连续生成时钟信号的一个循环。在第2、第3和第4行中，"n=l，2，...，N-l，N"依序应用于对应的相位选择方程式，以形成循环。然而，在第1行中，第1行的循环从11=2开始，从而在将"n=2，...，N-l，N"依序应用于相位选择方程式之后，将"n=l"最后应用于相位选择方程式，以形成循环。此外，从表1可以认识到，第1行的相位信号选择方程式与第3行的相位信号选择方程式相同，并且第2行的相位信号选择方程式与第4行的相位信号选择方程式相同。这表示应用于晶体管的相位信号选择方程式也是成对的。可将不同的相位延迟信号应用于在上述行和列设置的晶体管的栅极，并且可使得形成第一对Dl的PMOS晶体管和形成第二对D2的NMOS晶体管运行，从而可以以预定时间间隔检测相位延迟信号的上升沿。此外，在检测到上升沿时，确定时钟信号的上升期和下降期。通过中心线E将经由行CI至C4组合的信号传送至缓冲器230。然后，缓冲器230依序发送所组合的信号，以使得具有与"1/2XNX基准时钟"对应的高频的时钟信号发生振荡。如上所述，可通过相位延迟信号的转换来代替传统的LC储能谐振电路、传统的反相链电路、传统的反馈环路或传统的稳定电路结构来构成相位时钟发生器。因此，可基于晶体管的运行频率生成高频时钟信号。此外，由于噪音分量的反馈，可抑制时钟信号具有不稳定的状态。根据实施例，由于可通过仅使用最小数目的晶体管构成电路，所以可减少电路的大小，从而可实现更低功率的电路。图10是示意性示出根据第二实施例的相位时钟发生器300的组件的电路图，图11是示出根据第二实施例的相位时钟发生器300的测量输出信号的时序图。图10中所示的根据第二实施例的相位时钟发生器300可连接至图7中所示的VCDL118。相位时钟发生器300可具有与根据第一实施例的相位时钟发生器类似的电路结构和操作特征，并且将省略其中某些类似细节，以避免冗余。在根据第一实施例的相位时钟发生器200中，形成Cl至C4列的第一对晶体管Dl和第二对晶体管D2彼此对称，并且根据50比50的占空比执行频率划分功能。相反，根据第二实施例的相位时钟发生器300允许根据不同的占空比执行频率划分功能。具体地，图10中所示的排列提供了25比75的占空比，如图11所示。因此，通过调节晶体管对的比率，可改变时钟信号的频带。换句话说，根据这些实施例，可调节晶体管对的比率和晶体管的列的数目(偶数)，从而调节最终振荡的时钟信号的频带。本发明的某些实施例的效果如下。第一，由于不使用反相链电路的反馈结构，所以可基于晶体管的运行频率生成高频时钟信号。因此，由于噪音分量的反馈，可抑制时钟信号具有不稳定状态。第二，由于不需要例如分布式元件(例如，电感器)和稳定电路的额外电路，所以可减少电路的大小，并且可简化电路。此外，由于可大大减少在相位时钟发生器中使用的晶体管数目，所以可实现微集成电路，以及可实现低功耗电路。第三，通过提供简化的电路，可容易地设计和制造半导体器件。因此，可减少制造成本，并且可改善产品效率。第四，可避免与由于反相电路而引起的时钟信号的高频特征降低相关的问题。此外，由于例如图8中所示的矩阵中的附加列的单元电路可自由添加和设计，所以可在没有限制的情况下实现频带。说明书中所涉及的"一实施例"、"实施例"、"示例性实施例"等，其含义是结合实施例描述的特定特征、结构、或特性均包括在本发明的至少一个实施例中。说明书中出现于各处的这些短语并不一定都涉及同一个实施例。此外，当结合任何实施例描述特定特征、结构或特性时，都认为其落在本领域技术人员结合其它实施例就可以实现这些特征、结构或特性的范围内。尽管对实施例的描述中结合了其中多个示例性实施例，但可以理解的是本领域技术人员完全可以推导出许多其它变化和实施例，并落入本公开内容的原理的精神和范围之内。尤其是，可以在该公开、附图和所附权利要求的范围内对组件和/或附件组合设置中的排列进行多种变化和改进。除组件和/或排列的变化和改进之外，其他可选择的应用对于本领域技术人员而言也是显而易见的。权利要求1.一种相位时钟发生器，包括晶体管，排列成4×N矩阵，这里的N是列数，其中将所述4×N矩阵的第1行和第2行的晶体管排列为PMOS晶体管对，将所述4×N矩阵的第3行和第4行的晶体管排列为NMOS晶体管对，所述4×N矩阵的晶体管通过各自的栅极端接收多个相位延迟信号，其中第1行晶体管连接至电力线，第4行晶体管连接至地线；和缓冲器，连接至与第2行晶体管和第3行晶体管的漏极节点相连接的线，所述缓冲器发送时钟信号。2.根据权利要求1所述的相位时钟发生器，其中所述晶体管从压控延迟线接收所述多个相位延迟信号。3.根据权利要求1所述的相位时钟发生器，其中形成"第1行X每个列"的所述晶体管的栅极端基于方程式P[2(n-1)]而接收不同类型的相位延迟信号，这里的n是正整数，当11=2时，第l列在初始时接收所述相位延迟信号，从11=3开始，直至第N列的每个连续列接收所述相位延迟信号，并在循环返回至n=l之前连续增加到n=N。4.根据权利要求3所述的相位时钟发生器，其中在保持输入值顺序的同时，以循环的形式将所述"n"重复地输入至所述方程式。5.根据权利要求1所述的相位时钟发生器，其中形成"第2行X每个列"的所述晶体管的栅极端基于方程式PB[2n-l]而接收经180度反相的不同类型的相位延迟信号，这里的n是正整数，当11=1时，第l列在初始时接收经180度反相的相位延迟信号，从11=2开始，直至第N列的每个连续列接收经180度反相的相位延迟信号，并连续增加到i^N。6.根据权利要求5所述的相位时钟发生器，其中在保持输入值顺序的同时，以循环的形式将所述"n"重复地输入至所述方程式。7.根据权利要求l所述的相位时钟发生器，其中形成"第3行X每个列"的所述晶体管的栅极端基于方程式P[2(n-1)]而接收不同类型的相位延迟信号，这里的n是正整数，当n=l时，第1列在初始时接收所述相位延迟信号，从11=2开始，直至第N列的每个连续列接收所述相位延迟信号，并连续增加到I^N。8.根据权利要求7所述的相位时钟发生器，其中在保持输入值顺序的同时，以循环的形式将所述"n"重复地输入至所述方程式。9.根据权利要求7所述的相位时钟发生器，其中形成"第4行X每个列"的所述晶体管的栅极端基于方程式PB[2n-l]而接收经180度反相的不同类型的相位延迟信号，这里的n是正整数，当11=1时，第l列在初始时接收经180度反相的所述相位延迟信号，从11=2开始，直至第N列的每个连续列接收经180度反相的所述相位延迟信号，并连续增加到n=N。10.根据权利要求9所述的相位时钟发生器，其中在保持输入值顺序的同时，以循环的形式将所述"n"重复地输入至所述方程式。11.根据权利要求1所述的相位时钟发生器，其中所述列数N是偶数。12.根据权利要求1所述的相位时钟发生器，其中每列包括一个PMOS晶体管对和一个NMOS晶体管对，排列每列的4个晶体管，使得第一PMOS晶体管的源极连接至电力线，第二PMOS晶体管的源极连接至第一PMOS晶体管的漏极，第一NMOS晶体管的漏极连接至所述第二PMOS晶体管的漏极，所述第二NMOS晶体管的漏极连接至所述第一NMOS晶体管的源极，以及所述第二NMOS晶体管的源极连接至所述地线。13.根据权利要求1所述的相位时钟发生器，其中在所述晶体管的总数满足用于所述4XN矩阵的晶体管数目的条件下，通过调节所述时钟信号的频带，使得所述NMOS晶体管对的数目与所述PMOS晶体管对的数目成反比。14.根据权利要求1所述的相位时钟发生器，其中在所述晶体管的总数满足用于所述4XN矩阵的晶体管数目的条件下，所述NMOS晶体管对的数目与PMOS晶体管对的数目的比值不是1:1。15.根据权利要求14所述的相位时钟发生器，其中所述比值是1:3，其提供的输出占空比为25比75。16.根据权利要求15所述的相位时钟发生器，其中排列所述晶体管，使得其第一列包括第一列PMOS晶体管对和第一列NMOS晶体管对，第二列仅包括第二列PMOS晶体管对，第三列仅包括第三列PMOS晶体管对。全文摘要本发明公开一种相位时钟发生器。相位时钟发生器可包括晶体管和缓冲器。晶体管连接在电力线和地线之间，并且设置成4×N矩阵的形式，以通过它们的栅极端接收多个相位延迟信号。4个晶体管可形成在电力线和地线之间的单元列。从地线到电力线，单元列的首先两个晶体管提供NMOS晶体管对，其次两个晶体管提供PMOS晶体管对。缓冲器连接至设置在形成单元列的NMOS晶体管对和PMOS晶体管对之间的线，以发送时钟信号。本发明的相位时钟发生器能够在采用更小数目晶体管的同时基于高频特征生成时钟信号。文档编号H03K5/156GK101388659SQ200810149149公开日2009年3月18日申请日期2008年9月12日优先权日2007年9月14日发明者金泰逵申请人:东部高科股份有限公司