高速缓存线存储器及其方法

专利名称：高速缓存线存储器及其方法
技术领域：
本发明通常涉及集成电路存储器，更具体而言，涉及具有串行数据和高速缓存线突发(burst)模式的动态随机存取存储器(DRAM)。
背景技术：
DRAM集成电路是本领域所熟知的存储器类型，它依赖电容器来存储用于表示两个逻辑状态的电荷。DRAM集成电路例如被用作为个人计算机和工作站的存储器模块。
一般而言，在系统中具有更少的存储器设备已成为趋势。通过使用更宽总线(例如，32位宽的总线)，存储器设备试图实现更高的带宽，以适应更快的处理器。然而，为获得更高带宽而时钟驱动更宽总线会增大功耗，导致系统出现切换噪声问题。
因此，需要一种既能够提供更高带宽、又不会增大存储器设备功耗并且不导致由噪声引起的严重问题的DRAM。


以下，通过结合如下附图对本发明优选实施例的详细描述，本领域技术人员将能够清楚地理解本发明的上述及其他更具体的目标和优点，其中图1以框图形式表示根据本发明的集成电路存储器；图2以框图形式表示图1的收发器；图3以框图形式表示图1所示存储器的模式寄存器；图4以框图形式表示用于图1所示存储器的串行地址包结构；图5以框图形式表示用于图1所示存储器的串行数据包结构；以及图6以框图形式表示具有图1所示存储器的存储器系统。
具体实施例方式
一般而言，在一个实施例中，本发明提供了一种存储器，所述存储器具有多个存储器单元；串行接收器，用于接收低电压高频差分地址和数据信号；和串行发送器，用于发送高频低电压差分地址和数据信号。出于描述所示实施例的目的，串行信号的高频意味着高于大约2吉位/秒。此外，低电压差分信号具有约200至300毫伏(mV)的电压摆动。
发送和接收串行地址和数据信号允许相对用于提供并行地址和数据信号的存储器而言以更低的功耗高速运行。此外，可大幅缩减在封装集成电路上的引脚数量。
在另一实施例中，存储器可工作在两个不同模式的其中一个中。在普通模式中，根据本发明的DRAM以类似于任何传统DRAM的方式运行。在高速缓存线模式中，DRAM使用扩展模式寄存器位字段来控制高速缓存线宽。可对高速缓存线宽进行设置，以便在一个突发中从单个地址写入或读取全部高速缓存线。当工作在高速缓存线模式中时，完全隐藏的刷新模式允许对存储器单元的及时刷新。在扩展模式寄存器中保留有用户可编程位字段，以便存储在刷新操作之间的最大可允许时间段。通过在多个组或存储单元组中交织，将数据存储在存储器阵列中。在隐藏刷新操作模式期间，对某一半组(half-bank)正进行访问，而同时对另一半组正进行刷新。在另一实施例中，对存储器单元的每个组提供刷新计数器。基于刷新计数器与时钟计数器的比较，生成就绪/保持信号。就绪/保持信号用于向处理器通知将停止数据传输，以在刷新计数器表示至少其中一个存储器单元组已到达临界时间段时允许刷新操作，使得必须启动普通刷新以保持数据完整性。临界时间段可为停留在刷新周期中的最大时间。为提供更好的系统可靠性，对于在接收/发送的信息未通过奇偶(parity)型校验检查时的情形，提供“坏Rx数据”信号。
在另一实施例中，可将两个或多个集成电路存储器链接在一起，以提供高速低功耗存储器系统。
图1以框图形式表示根据本发明实施例的集成电路存储器10。存储器10包括存储器阵列12、命令解码器40、地址缓冲器42、控制信号发生器44、模式寄存器46、突发计数器48、数据控制和锁存电路50、读取数据缓冲器52、写入数据缓冲器54、收发器56、时钟计数器58、刷新计数器60、62、64和66、以及就绪控制和缓冲器68。存储器阵列12包括存储器阵列或组14、16、18和20，行解码器22、24、26和28，以及列解码器30、32、34和36。
存储器阵列12是在位线和字线(未示出)的交叉点处连接的存储器单元的阵列。可将存储器单元组织成多个存储器单元组，例如存储器组14、16、18和20。行和列解码器与存储器组14、16、18和20的每个相关联，用于响应接收地址而选择存储器单元。例如，行解码器22和列解码器30用于选择存储器组14中的一个或多个存储器单元。注意，在所示实施例中，存储器单元是具有电容器和存取晶体管的传统动态随机存储存储器(DRAM)。电容器用于存储表示所存储逻辑状态的电荷。存取晶体管用于在访问存储器单元时响应所选字线将电容器与位线相连接。在其他实施例中，存储器阵列12可包括其他存储器单元类型，为保持所存储的逻辑状态，其可以或不必定期刷新。
使用双线高速(大于2吉位/秒)低电压差分(200-300mV摆动)地址信号，采用信息包的形式，将地址信息串行提供给存储器10。地址包包括包头和地址位，以及其他总线协议部分。地址包80如图4所示，后面将对其进行描述。在收发器56的输入端处，提供差分地址信号CA/CA*。注意，信号名称后面的星号(*)表示该信号是具有同样名称但缺少星号的信号的逻辑互补。后面将更详细地描述收发器56。经解码后，输入地址包收发器56向地址缓冲器42和命令解码器40提供地址和包头信息。命令解码器40接收的包头信息例如包括读取和写入指令，以及用于确定存储器10是否要在高速缓存线模式或普通模式中工作的控制位，这还将在后面进行更详细的描述。地址包的其余部分被提供给地址缓冲器42。地址缓冲器42的输出端与模式寄存器46连接。将源于地址包的包头信息存储在模式寄存器46和命令解码器40中。然后，通常将地址部分提供给行和列解码器。
模式寄存器46的输出端向突发计数器48和控制信号发生器44的输入端提供标记为“MODE”的模式信号。突发计数器48的输出端与读取数据缓冲器52和写入数据缓冲器54连接。来自控制信号发生器44的控制信号被提供给数据控制和锁存电路50、行解码器22、24、26和28、列解码器30、32、34和36、时钟计数器58和刷新计数器60、62、64和66的输入。列解码器30、32、34和36与数据控制和锁存电路50双向连接。读取缓冲器52具有与数据控制和锁存电路50连接的输入，和与收发器56连接的输出。写入数据缓冲器54具有与收发器56连接的输入，和与数据控制和锁存电路50连接的输出。收发器56包括用于提供/接收标记为“TxDQ/TxDQ*”、“RxDQ/RxDQ*”、“TxDQ CHAIN/TxDQ CHAIN*”、“RxDQ CHAIN/RxDQ CHAIN*”和“CA CHAIN/CA CHAIN*”的差分数据信号的终端。此外，收发器56接收标记为“REF CLK”的参考时钟信号，并作为响应，提供标记为“Tx CLK”的内部时钟信号。为允许存储器系统在单个时钟域上操作，收发器56使用弹性缓冲器，弹性缓冲器确保离开接收路径的数据穿越发送器时钟域(Tx CLK)，该发送器时钟域是存储器系统其余部分所使用的时钟域。此外，收发器56提供标记为“坏Rx数据”的信号，后面将对此进行描述。
存储器10被流水线化，且对其操作使用高速差分时钟信号进行定时。时钟计数器58是存取周期计数器，具有用于接收Tx CLK的输入和与就绪控制和缓冲器68相连的输出。每个行解码器22、24、26和28分别与刷新计数器66、64、62和60连接，以接收刷新地址。此外，每个刷新计数器60、62、64和66从控制信号发生器44接收用于指示要在何时刷新存储器单元阵列14、16、18和20的控制信号。就绪控制和缓冲器电路68被连接以接收来自时钟计数器58和每个刷新计数器60、62、64和66的值。作为响应，就绪控制电路68向处理器(未示出)输出标记为“就绪/保持”的控制信号。注意，将对与存储器10相连接的处理器配置以用于存储模式寄存器控制位的寄存器，该模式寄存器控制位用于对存储器10进行配置。
在操作中，向收发器56的双线输入端串行提供差分地址信号CA/CA*。收发器56将包含地址和控制数据的信息包80(如图4)解码并且并行化。如果在包80中检测到差错，则声明“坏Rx数据”信号，以提醒处理器重发该地址。经由收发器解码和并行化后，将包头和地址信息提供给命令解码器40和地址缓冲器42的输入。根据由地址包80的控制位84所确定的访问是读取访问还是写入访问，向收发器56提供差分数据信号RxDQ/RxDQ*以及由收发器56提供TxDQ/TxDQ*。对于写入数据，将包90(图5)接收、解码和并行化。解码和并行化按照类似于处理地址包的方式进行。从阵列12接收的数据被编码，由收发器56计算FCS(帧校验序列)位。将所得到的包驱动到TxDQ输出上。或者，可在与RxDQ/RxDQ*相同的双线终端上，提供或接收串行地址和数据包，可选地，消除对包含有存储器10的封装存储器设备上四个引脚(CA/CA*和CA CHAIN/CACHAIN*)的需要。在一个实施例中，可通过指定在模式寄存器46中的寄存器位以对复用的串行差分地址和数据重新配置串行地址或串行数据，来实现该配置。数据和地址包将基于时隙被提供到双线终端。该配置将允许与CA/CA*和CA CHAIN/CA CHAIN*相关联的地址总线掉电。地址和数据的这种复用将会以附加时延为代价来降低功耗。将“DC地址”提供给地址缓冲器42的第二输入端。当在存储器模块中将多个集成电路存储器10链接在一起时，“DC地址”用于识别出正访问哪个存储器集成电路，以及启用用于访问的存储器，这在以后会参照图6进行描述。地址信号包头信息的一个位确定存储器工作在普通模式还是高速缓存线模式中。在另一实施例中，在模式寄存器中的位确定存储器要在普通模式还是高速缓存线模式中工作。
当存储器10工作在高速缓存线模式中时，单个地址用于通过串行DQ端或引脚读取或写入全部高速缓存线。当存储器10工作在普通模式中时，单个地址用于访问一个位置，并以传统突发长度(例如，8位或16位突发)开始访问。对于串行操作，更长的突发更为有效。通过设置如图4所示包头控制位84中的控制位，选择用于高速缓存线的突发长度和普通突发长度。在模式寄存器设置期间，串行地址信号CA/CA*被从地址缓冲器传递到模式寄存器46。根据来自地址包的控制位84和取代地址信息而提供的操作码，包括用于选择高速缓存线突发长度的位，设置模式寄存器46。在一个实施例中，将高速缓存线的长度设置在模式寄存器46的扩展模式寄存器70(图3)中。以后将更详细地描述扩展模式寄存器70。提供模式信号“模式”，以便设置突发计数器48中的位数。另外，将“模式”信号提供给控制信号发生器44。控制信号发生器44提供信号“控制信号”，以便根据“模式”信号控制行解码器22、24、26和28、列解码器30，32，34和36、刷新计数器60、62、64和66、时钟计数器58和数据控制和锁存电路50的操作。地址缓冲器42提供地址信号“行地址”和“列地址”。“行地址”信号和“列地址”信号选择在存储器单元阵列中的位置，以便基于操作模式开始高速缓存线突发或普通突发。
在高速缓存线突发期间，在所选组的两个存储器子组(例如，两个相等部分)或存储器单元组14的半个阵列(array halve)15和17之间，将突发数据进行交织。在所选组内将数据进行交织，以在正突发传输数据时允许在不进行存取的半个阵列(array half)中进行刷新操作。例如，如果在高速缓存线读取操作中正从阵列14对高速缓存线进行突发传输，则交替地从组14的子组15和17突发传输被读取以填充高速缓存线的数据。具体而言，在256位高速缓存线突发的情形中，从子阵列15突发传输128位，从子阵列17突发传输128位。通过数据控制和锁存电路50，将数据提供到存储器阵列12的外部。数据控制和锁存电路50提供定时，此外，在将数据提供给读取数据缓冲器52之前提供地址解码。读取数据缓冲器52将数据提供给收发器56。在对数据进行编码和串行化处理之后，收发器56提供串行差分数据包，以便从存储器10输出。同样，收发器56对输入数据进行处理，并将并行化的数据传递到写入数据缓冲器54。通过收发器56，利用如图5所示格式，串行输入或输出数据包。
存储器10提供使用全自动隐藏刷新或传统刷新的选项。使用扩展模式寄存器的一个位来选择在高速缓存线模式期间是否启用自动隐藏刷新选项。或者使用普通刷新模式。在所示实施例中，当存储器10处在高速缓存线模式中时，仅隐藏刷新可用作选项。在隐藏刷新模式中，当在另一组中进行高速缓存线突发传输时，刷新存储器单元的其它一个或多个组。此外，可在当前未被读取或写入的半组上实现刷新。半个组的使用降低或消除了出现组不能被刷新的数据模式的可能性。在某些或所有其他组未用的其他模式中，隐藏刷新能够不受妨碍地继续。换而言之，通过在对另半个组进行读取或写入时刷新某一半个组，来实现隐藏刷新。
在DRAM中，从存储器单元电容器泄漏的电荷，以及FET(场效应晶体管)结泄漏，随温度发生变化。因此，当温度升高时，就需要更加频繁地刷新存储器单元。通过在扩展模式寄存器70的位字段76中设置完全刷新的最大时钟数(记为RMC(刷新最大时钟))，可从制造商所指定的刷新率改变存储器10的刷新率。要设置在位字段76中的值可通过显示出刷新率随温度和电压变化的图表来确定。存储器制造商应提供允许调节刷新率的图表。
与存储器10相关的处理器将登记完全刷新的最大时钟周期数，并在扩展模式寄存器设置时将该信息传递到寄存器。这提供了以对于具体温度和电压而言最优的刷新率对存储器进行刷新的优点。而且，这允许仅以必要的频繁程度刷新存储器，以便在具体温度下提供可靠的数据存储。此外，与使用基于最差情形中温度、电压，和根据最大刷新时间封装的部件的工艺变化的固定的更高刷新频率的存储器相比，更少的刷新周期将降低存储器的功耗。
可选地，提供记为“就绪/保持”的就绪/保持信号，以停止处理器读取/写入，以便在数据管理较差以及刷新频率有余量的情况下，允许进行正常的自刷新。在对应于存储器阵列12的组20、18、16和14的刷新计数器60、62、64和66中，对关于每个组的刷新操作进行了计数。例如，通过行解码器22将存储器单元阵列14与刷新计数器66相连。刷新计数器60、62、64和66对刷新操作数量进行计数，并向其各自存储器单元阵列20、18、16和14提供刷新地址。将字线计数器初始化在组中的最大地址处，并向最低地址倒计数。将时钟计数器初始化至RMC值。在就绪控制和缓冲器68中使用比较器将刷新计数器60、62、64和66中的值与时钟计数器58的值进行比较。将用于完成在每个组中刷新更新操作的剩余周期数与在时钟计数器58中完成用于“就绪/保持”信号控制的刷新所需的时钟数进行比较。如果任何刷新计数器60、62、64和66用于完成刷新所剩余的计数值等于或者可选地接近由存储在位字段76中的RMC值初始化的计数器上的时钟计数，则声明“就绪/保持”信号，从而停止处理器读取或写入操作，以便允许在完成时钟计数器58的计数之前完成刷新操作。在完成时钟计数时将时钟计数器58和刷新计数器都重置到起始条件。
图2以框图形式表示图1所示存储器的收发器。收发器56包括接收路径107和发送路径109。接收路径107包括接收器放大器110、自适应均衡器112、解串器和时钟恢复器114、解码器116、解嵌器118和接收器锁相环(PLL)120。发送路径109包括发送器放大器122、串行器124、编码器126、嵌入器128和发送器PLL130。
串行互连的使用提供了集成电路具有相对较低引脚数的优点。而且，串行互连的使用，能够提供与具有并行互联的集成电路相比具有相对更低功耗的集成电路。然而，使用串行高速数据链路或互连至少需要某些信号处理和系统开销，以确保数据的可靠传输。根据一个实施例，在物理层接口处定义源同步高速串行链路，即，电子接口和存储器到存储器控制器链路协议。串行链路使用信息包、带内控制符号和编码数据向接收链路方提供信息。信息可包括，例如，信息包的开始和结束位、特定控制符号、循环冗余校验、存储器地址和存储器数据。使用开放式系统接口(OSI)术语，链路使用物理编码子层(PCS)和物理介质连接(PMA)子层，以便在链路的发送端在串行位流中放入信息包，以及用于在链路的接收端提取位流。PCS使用数据编码对数据进行编码和解码，以便在链路上进行发送和接收。发送编码的一个示例是在光纤信道(X3.230)中和千兆以太网(IEEE802.3z)中定义的8b/10b编码器/解码器，其中，将数据的每个字节转换成10位DC平衡流(1和0的数量均等)，且其连续1或0的最大数量为5。代码的冗余用于确保每个10位流具有“足够”信号转变，以允许时钟恢复，以及使得具有六个1和四个0的代码跟随有具有六个0和四个1的代码，反之亦然。为此，每个8位组具有对其进行表示的两个10位代码组。其中一个10位代码组用于均衡1比0更多的“运行不一致(running disparity)”，另一个用于具有比1更多的0时的运行不一致的情形。剩余10位代码组中选择的少数组用为控制/命令代码，其余的被检测为无效代码，如果检测到无效代码，应表示出现传输错误。在10位代码组(0011111XXX和1100000XXX)内称为逗点字符的特殊7位模式仅出现在少数命令代码中，用于启用时钟同步和字对齐。PCS还可用于在编码侧的添加空闲序列、符号对齐，以及在接收侧的数据重建和字对齐。PMA子层对10位代码组进行串行化和解串行化。PMA子层还可用于时钟恢复和接收位流对于10位代码组边界的对齐。
根据本发明的存储器系统使用差分电流操纵驱动器，其类似于在其他高速串行接口(如IEEE 802.3 XAUI定义接口和10吉/秒以太网接口)中所用的差分电流操纵驱动器。由于根据本发明的一个实施例的接口主要用于芯片到芯片连接，使用较低的峰-峰电压摆动，以便使收发器56所用总功率相对较低。
收发器56包括用于接收和解码来自物理介质的地址、数据和控制符号的接收路径107，和用于对去往物理介质的地址、数据和控制符号进行编码和发送的发送路径109。接收路径使用AC耦合，以确保在使用不同物理配置和/或不同技术的驱动器和接收器之间的互操作性。接收放大器110检测在单片(on-chip)源端阻抗上的差分信号。接收放大器110的输出被提供给自适应均衡器112。自适应均衡器112补偿物理介质对接收信号所导致的失真。均衡之后，解串器和时钟恢复114的时钟恢复模块得到串行数据，使用数据转变生成时钟。定时参考(例如，锁相环)得到更低频率的参考时钟REFCLK，并生成由接收信号转变所确定的频率的更高频时钟Rx CLK。然后，可将接收器恢复的时钟用作为在接收路径107中剩余功能的定时参考。自适应均衡器112的输出被提供给解串器和时钟恢复114。该模块执行对接收信号的串行到并行转换。在此，接收器信号仍是编码的。解码器116执行信号解码。在8b/10b编码信号的情形中，将离开解串器114的每个10位代码组解码成8位数据代码组(存储器地址或存储器数据)或控制符号。解码器116具有模式检测器，用于在接收流上搜索通用模式，并使用其将数据流字边界与时钟信号RxCLK同步。将地址、数据和控制符号字提供给解嵌器118。解嵌器118使用弹性缓冲器以允许从接收器时钟域到存储器时钟域(TxCLK)的通信。解嵌器118生成适当的控制响应，将数据和地址分组成所需总线宽度。然后，这些信号离开收发器56到达写入数据缓冲器54、命令解码器缓冲器40和地址缓冲器42。当检测到无效代码或如果检测到帧校验序列，激活收发器“坏Rx数据”信号，提醒发送处理器重发数据。帧校验序列(FCS)如图4和5所示，是信息包中使用循环冗余校验(CRC)检测传输错误的字段。使用数学算法产生校验和，并将其添加到信息包。CRC的值是基于消息的内容。收发器56重新计算接收信息包的CRC，并将其与附加CRC进行比较。如果值相匹配，则认定该消息无差错。
收发器56的发送路径109具有其自身的时钟发生器模块130。发送器PLL 130基本为获得参考时钟REF CLK并生成更高频率的时钟信号Tx CLK的时钟乘法器。然后，能够将发送器时钟Tx CLK用作为用于在发送路径中其余功能的定时参考，并为存储器10中的其余模块所使用。地址、数据和控制符号字嵌入器128从地址缓冲器42、读取数据缓冲器52、命令解码缓冲器40接收其输入，并从信息包接收控制信息。编码器126根据所用适当编码方法将要发送的流编码，并且包含CRC编码以允许在接收时对信息包进行准确性确定。在8b/10b编码器的情形中，编码器126将8位组的每个组编码成保持确保DC平衡的运行不一致的适当10位代码组。编码器的输出被提供给串行器124。串行器124对发送数据流执行并行到串行转换。然后，将串行化数据流提供给发送放大器122。在一个实施例中，可将发送放大器122实现为差分电流操纵驱动器。
图3以框图形式表示图1所示存储器10的模式寄存器46的扩展模式寄存器10。扩展模式寄存器10具有标记为“CLW(高速缓存线宽)”的位字段72，用于选择高速缓存线宽操作模式，以及选择要在单个突发期间从存储器10读取或写入到存储器10的数据的宽度。例如，在所示实施例中，使用两位来选择三个不同宽度的其中一个。在位字段72中的
值可表示选择高速缓存线模式，且其具有128位的突发长度。此外，在位字段72中的
值可表示选择高速缓存线模式，且其具有256位的突发长度。同样，在位字段72中的[1，0]值可表示选择高速缓存线模式，且其具有512位的突发长度。为在普通模式中使用存储器10，位字段72可具有[1，1]值。本领域技术人员应易于想到位字段72可包括不同的位数，以允许选择或多或少的高速缓存线宽，所要选择的具体高速缓存线宽可以不同。此外，可以以不同的组合使用这些位，以选择所示宽度。例如，可使用
取代[1，1]，以表示存储器要在普通模式中工作，而并非在高速缓存线模式中。可使用附加位提供更多的选项。
位字段74是可选的位字段，包括用于在完全隐藏刷新模式与传统刷新模式之间进行选择的一位。在另一实施例中，可通过在如图4所示位字段84中的控制位中包含隐藏刷新控制位，来选择隐藏刷新模式。完全隐藏刷新模式可仅用在高速缓存线模式期间，而传统刷新模式可用在高速缓存线模式和普通模式期间。
在所示实施例中，位字段76包括用于存储RMC(刷新最大时钟)的八位。RMC用在隐藏刷新模式期间，用于定义刷新周期。所有存储器单元必须在达到在位字段76中存储的RMC计数数量之前得到刷新。如果存储器预计工作在的环境温度相对较低，或工作电压低于指定最大电压，可使刷新率长于制造商对于存储器的规范所定义的刷新率，通常超过某一量级。降低刷新率能够缩减电池供电的应用的功耗。
图4以框图形式表示用于图1所示存储器的串行地址包80。由处理器将串行地址包作为低电压差分信号CA/CA*提供给存储器10。在地址包80中，位字段82包括用于定义包的开始的位。位字段84包括多个用于设置存储器操作的控制位。例如，可使用一个位确定是否要为读取或写入而访问存储器。此外，可使用一位用于位HR，以确定是否要使用上述自动隐藏刷新模式。位字段86包括标记为“DC地址”的两个位，用于寻址当将多于一个的存储器链接在一起时(如图6所示)正在访问的存储器。在所示实施例中，在位字段86中的两位允许例如在用于个人计算机的存储器模块中使多达四个集成电路存储器链接在一起使用。在其他实施例中，在位字段86中包括附加位将允许将多于四个的集成电路存储器链接在一起。例如，三位将允许多达八个的集成电路存储器链接在一起。位字段85用于存储如上所述的FCS。位字段88用于存储在位字段86所选存储器中要访问的地址。在位字段88中的位数取决于存储器单元数量和存储器的组织结构。位字段89包括用于指示地址包结束的“结束位”。
图5以框图形式表示用于图1所示存储器的串行数据包90。数据包90作为低电压差分信号RxDQ/RxDQ*与地址包80并行地发送到存储器10。在数据包90中，位字段91包括用于指示数据包开始的位。位字段92包括读取数据或写入数据，这取决于存储器操作是读取还是写入。在位字段92中包括的数据位数可为任意数量。在一个实施例中，数据位数量等于高速缓存线宽度。位字段93包括数据包的结束位。位字段94包括如以上参照图2描述的FCS位。
图6以框图形式表示通过如图1所示存储器实现的存储器系统100。存储器系统10与处理器108连接，包括存储器10、102、104和106。每个存储器102，104和106类似于如图1-5所示以及以上所述的存储器10。在存储器系统100中，存储器10具有用于接收来自处理器108的差分地址信号CA/CA*的输入，和用于在处理器108与存储器系统100之间发送差分数据信号TxDQ/TxDQ*和RxDQ/RxDQ*的双向终端。此外，存储器10具有用于向存储器102的地址输入提供差分地址信号CA CHAIN/CA CHAIN*的输出，和用于在存储器10和存储器102的终端之间发送差分数据信号TxDQCHAIN/TxDQ CHAIN*的终端。存储器10具有用于向存储器104的地址输入提供差分地址信号CA1 CHAIN/CA1 CHAIN*的输出，和用于向和从存储器104的终端数据传递数据信号TxDQ1CHAIN/TxDQ1 CHAIN*和RxDQ1 CHAIN/RxDQ1 CHAIN*的终端。同样，存储器104将地址信号CA2 CHAIN/CA2 CHAIN*传递到存储器106的地址输入，以及在存储器104和106的双向终端之间传递数据信号TxDQ2 CHAIN/TxDQ2 CHAIN*和RxDQ2CHAIN/RxDQ2 CHAIN*。
当接收到地址和数据时，以及当向链中的下一个存储器发送数据时，链接的存储器没有必要使用在接收路径和发送路径中提供的所有功能。例如，在CA/CA*处接收的串行地址可通过接收放大器110，使用自适应均衡器112，然后，直接到发送放大器122，输出到CACHAIN/CA CHAIN*。发送放大器的功能使用接收器时钟实现。同样，RxDQ/RxDQ*可被接收，并通过RxDQ CHAIN/RxDQ CHAIN*经由自适应均衡器112重新发送到发送放大器122。如图6所示，对每个存储器基于在链中的位置调整地址时延和CAS(列地址选通脉冲)时延。
每个存储器10、102、104和106均具有用于接收两位芯片地址信号“DC地址”的两个输入。如图6所示，两位地址的值对于存储器系统100的每个存储器而言是惟一的。例如，对存储器10指定
的“DC地址”，对存储器102指定“DC地址”
，对存储器104指定“DC地址”[1，0]，对存储器106指定“DC地址”[1，1]。例如，当从处理器108传送在位字段86中具有[1，0]的地址包80时，访问存储器104以便从位字段88(参见图4)接收地址。地址包80采用多个串行差分信号CA/CA*的形式提供给存储器10的差分地址输入端。地址包80被提供给地址缓冲器42，在此，其作为差分信号CACHAIN/CA CHAIN*离开存储器10，并且被提供给存储器102的地址输入端。按照同样的方式，将该地址包提供给各个其他存储器。作为对地址包的响应，存储器104将在读取操作期间向处理器108提供数据包90，或在写入操作期间从处理器108接收数据包90。例如，如果存储器访问是自存储器104的读取操作，则将通过存储器102和10将数据包提供给处理器108。由于串行地址和数据信号正以非常高的速度(例如超过2吉/秒)进行时钟驱动，因此与具有可对比性的传统DRAM相比而言，能够以更低功耗非常快地提供数据。
处理器108必须包含类似于存储器10、102、104和106的寄存器和接口的寄存器和接口，以便能够对存储器10、102、104和106进行初始化，以及正确驱动与存储器10、102、104和106共享的总线。
本领域技术人员应易于想到对于此处出于说明目的所选出的实施例的各种改变和修改。在这些变型和改变不偏离本发明的条件下，它们被包含在本发明的范围之内，所述范围仅由以下权利要求的公正解释来确定。
权利要求
1.一种用于对具有多个存储器组的集成电路存储器进行访问的方法，包括提供初始地址，以访问该多个存储器组中的一个；以及在集成电路存储器的单个访问期间基于该初始地址从集成电路存储器对高速缓存线进行串行突发传输。
2.根据权利要求1的方法，其中，将该多个存储器组中的一个划分成两个子组，从集成电路存储器对高速缓存线的突发传输包括在两个子组之间对突发传输进行交织。
3.根据权利要求2的方法，其中，在对高速缓存线的突发传输期间，对两个子组的一个子组进行刷新操作，同时正访问两个子组的某一个子组。
4.根据权利要求1的方法，还包括通过在控制寄存器中设置高速缓存线模式位来启用对高速缓存线的突发传输。
5.根据权利要求1的方法，还包括使用模式寄存器位字段中的至少一个位来确定所述高速缓存线的宽度。
6.根据权利要求5的方法，其中，使用该位字段来设置突发计数器中的计数值。
7.一种集成电路存储器，包括第一模式寄存器位字段，用于存储高速缓存线突发模式位；第二模式寄存器位字段，用于存储高速缓存线突发的长度；存储器阵列，具有多个存储器单元组；以及地址终端，用于接收用来访问存储器阵列中位置的地址，其中，响应于接收地址，从存储器阵列读取高速缓存线。
8.根据权利要求7的集成电路存储器，其中，将该多个存储器组中的一个组划分成两个子组，通过在两个子组之间对突发传输进行交织，从集成电路存储器对高速缓存线进行突发传输。
9.根据权利要求7的集成电路存储器，还包括突发计数器，第二模式寄存器位字段用于设置突发计数器中的计数值。
10.根据权利要求7的集成电路存储器，其中，地址终端用于串行接收地址。
全文摘要
一种存储器(10)，具有多个存储器单元；串行地址端口(47)，用于接收低电压高频差分地址信号；和串行输入/输出数据端口(52，54)，用于接收高频低电压差分数据信号。存储器(10)可工作在两个不同模式(普通模式和高速缓存线模式)的其中一个中。在高速缓存线模式中，存储器能够从单个地址访问全部高速缓存线。当工作在高速缓存线模式中，完全隐藏刷新模式允许进行定时刷新操作。通过在多个子阵列(15，17)中的交织，将数据存储在存储器阵列(14)中。在操作的隐藏刷新模式中，对一个子阵列(15)进行访问，而同时对另一子阵列(17)进行刷新。可将两个或多个存储器(10)链接在一起，以提供高速低功耗存储器系统。
文档编号G11C11/406GK1954300SQ200580015237
公开日2007年4月25日 申请日期2005年4月28日 优先权日2004年5月26日
发明者佩里·H.·派雷 申请人:飞思卡尔半导体公司