专利名称：形成闪速存储器器件位线的方法
技术领域：
本发明涉及一种制造半导体器件的方法，且更具体地，涉及一种形成闪速存储器器件位线的方法。
背景技术：
在闪速存储器器件中，较低元件的图案尺寸持续减少。这种图案尺寸的减少可导致串扰。要减少串扰问题，氧化物膜的间隔宽度要最大化。然而，如果减少金属线的间距以获得器件的较高容量，则第一金属线M-1之间的间隔也要缩短。
图1是说明相关技术领域中闪速存储器器件位线之间的图案尺寸减少的问题的截面视图。
参考图1，产生与位线A相邻的耦合电容器的金属膜包括下字线W/L、平行于位线A的位线B、C、上金属线M2等。字线W/L和位线A由第一层间绝缘层分开，但是其之间也存在第一间电容(inter-capacitance)C01。
此外，与位线A相邻的位线B、C由第二层间绝缘层电分离，但是其之间也存在第二间电容C11。另外，位线A和上金属线M2由第三层间绝缘层电分离。其之间存在第三间电容C12。
与位线A相关联的耦合电容器可使用Sakurai模型计算如下。首先假定字线W/L和位线B/L之间的距离是D，位线的高度是T，位线的厚度是W，相邻位线之间的距离是S，位线和上金属线之间的距离是H，第一间电容是C01，第二间电容是C11，而第三间电容是C12。
CO1ϵox=1.15s(W/D)+2.80(T/D)s0.222-0.07(T/D)s0.222s(S/D)s1.34]]>
C11ϵox=(0.03s(W/D)+0.83(T/D))s(S/D)-1.34]]>C12ϵox=1.15s(W/H)+2.80(T/D)s0.222-0.07(T/D)s0.222s(S/H)s1.34]]>根据Sakurai模型(Sakurai Model)，由第一到第三间电容可产生于位线中的总电容C是C01+2C11+C12。
从前两个等式可以看出，位线的厚度和相邻位线之间的距离是耦合电容中重要的因素。
也就是说，要减少位线电容，可减少位线的厚度(W)以及加宽相邻位线之间的距离(S)。然而，如果过分减少位线的厚度(W)和位线之间的距离(S)，则位线的电阻增加。因此考虑到这些因素必须找到最佳条件。
近年来，由于闪速存储器器件的较高集成，位线之间的距离已变窄。因此，因为位线之间的电容增加而产生了增加感测时间(sensing time)的问题。
术语“感测时间”指的是执行感测在读取数据并将已读取的数据存储在NAND闪速存储器器件中的页缓冲器中时位线电压的变化的工艺后，位线电压改变到锁存电路中的数据可被改变的点所需的时间。要改进闪速存储器器件中的速度，应当减少感测时间。
发明内容
本发明的一个实施例提供了形成闪速存储器器件位线的方法，其中可防止位线电容的增加，且也可使位线之间的距离最小化，从而减少了感测时间。
根据本发明的一个方面，用于形成闪速存储器器件的方法包括以下步骤(a)在半导体基片上形成第一层间绝缘层，以及然后执行图案化工艺以形成漏接触孔，半导体元件形成于所述半导体基片中；(b)在第一层间绝缘层上形成具有预定厚度的第一金属材料，并同时以所述第一金属材料掩埋所述漏接触孔；(c)图案化所述第一金属材料以形成设置在奇数第一金属线的第一金属层以及第一金属层之间的连接垫；(d)在其中形成所述第一金属层和连接垫的整个结果上形成第二层间绝缘层，以及图案化第二层间绝缘层以形成暴露连接垫的沟槽；以及(e)把第二金属材料只掩埋于沟槽内以形成设置在偶数第一金属线的第二金属层，籍此设置在偶数第一金属线的第二金属层和设置在奇数第一金属线上的第一金属层以Z字形设置并相互间隔开。
连接垫可只在形成漏接触塞的较高区形成，以使它们不触及相邻的第一金属层。
用于形成第一金属层和连接垫的图案化工艺可通过活性离子蚀刻来执行。
通过其暴露连接垫的每一沟槽可具有比顶底临界尺度(top bottomCritical Dimension)小的底CD(bottom CD)。
所述方法可进一步包括在形成漏接触孔的工艺过程中在第一层间绝缘层的给定区形成金属线接触孔的步骤。
当第一金属材料被掩埋于漏接触孔中时，第一金属材料可被掩埋于金属线接触孔中。
第一金属材料可以是通过CVD形成的Al、W、Cu或TiN中的任一个，以及通过熔炉法形成的多晶硅层。
第二层间绝缘层可以是BPSG、PSG、FSG、PE-TEOS、PE-SiH4、HDPUSG及APL氧化物膜中的任一个。
根据本发明的一个方面，一种用于形成闪速存储器器件的方法包括以下步骤(a)在已形成漏接触塞的半导体基片上形成第一层间绝缘层，以及图案化第一层间绝缘层，以形成通过其暴露了漏接触塞且其中将形成第一金属层的沟槽以及其中将形成连接垫的沟槽；(b)仅在其中将形成第一金属层的沟槽和将其中形成连接垫的沟槽内形成第一金属材料，从而形成设置在奇数第一金属线上的第一金属层和连接垫；(c)在整个表面上形成第二层间绝缘层，并图案化第二层间绝缘层，以形成通过其暴露连接垫并且其中将形成第二金属层的沟槽；以及(d)将第二金属材料只掩埋于其中将形成第二金属层的沟槽内，以形成设置在偶数第一金属线上的第二金属层，籍此设置在偶数第一金属线上的第二金属层和设置在奇数第一金属线上的第一金属层被设置成Z字形图案并相互间隔开。
连接垫可只在形成漏接触塞的较高区形成，以使它们不触及相邻的第一金属层。
通过其暴露了连接垫的每一沟槽可具有比顶底CD小的底CD。
根据本发明的另一方面的一种形成闪速存储器器件位线的方法包括以下步骤在半导体基片上形成设置在奇数第一金属线上的第一金属层和连接垫，以及仅在连接垫上形成设置在偶数第一金属线上的第二金属层，籍此设置在偶数第一金属线上的第二金属层和设置在奇数第一金属线上的第一金属层被设置成Z字形图案并相互间隔开。
在一个实施例中，一个形成半导体器件的方法包括在第一层间绝缘层中形成多个漏接触孔，所述第一层间绝缘层提供于半导体基片之上。在第一层间绝缘层之上形成具有预定厚度的第一金属材料，所述第一金属材料填充漏接触孔。通过图案化第一金属材料形成第一金属层，所述第一金属层具有多个第一类型的线和多个连接垫。在图案化的第一金属材料之上形成第二层间绝缘层。在第二层间绝缘层中形成多个沟槽，所述沟槽暴露连接垫。通过将第二金属材料提供于第二层间绝缘层之上并且填充沟槽而形成第二金属层，所述第二金属层包括限定于沟槽内的多个第二类型的线，所述第二类型的线接触连接垫。第一和第二金属层限定了半导体器件的第一金属水平。第一类型的线限定了第一金属水平的奇数线，而第二类型的线限定了第一金属水平的偶数线。
通过参照与附图相结合的如下详细描述，本发明的更完整理解及其许多附带优点将变得清楚明显并更好理解，在附图中相似的参考符号指示相同或相似的部件，其中图1是说明在相关技术领域中闪速存储器器件位线之间的图案尺寸的减少的问题的截面视图；图2A、2B、3A、3B、4A、4B、5A、5B和5C是说明根据本发明的第一实施例形成闪速存储器器件位线的方法的截面视图和布局图；以及图6A、6B、7A、7B和7C是说明根据本发明的第二实施例形成闪速存储器器件位线的方法的截面视图和布局图。
具体实施例方式
在以下详细描述中，通过图解说明仅仅简单示出并描述了本发明的某些实施例。正如那些熟知本领域的技术人员将认识到的一样，所描述的实施例可以各种方式修改，所有这些并不偏离本发明的精神或范围。当说起将任何部分如层、膜、区域或板设置在另一部分上时，这意味着所述部分直接在另一部分上或者造另一部分以上、具有至少一个中间部分。另一方面，如果说到将任何部分直接设置在另一部分上，则意味着在两部分之间没有中间部分。
图2A、2B、3A、3B、4A、4B、5A、5B和5C是说明根据本发明的第一实施例形成闪速存储器器件位线的方法的截面视图和布局图。图2A、3A、4A和5A是说明根据本发明的第一实施例形成闪速存储器器件位线的方法的布局图。图2B、3B、4B和5B是沿图2A、3A、4A和5A中的线F-F’所取的闪速存储器器件的截面视图。图5C是沿图5A中的线G-G’所取的闪速存储器器件的截面视图。
参考图2A和2B，第一层间绝缘层12形成于半导体基片10上，多种元件如晶体管和电容器以及包括半导体元件形成于所述半导体基片中。用于限定漏接触孔和金属线接触孔的光致抗蚀剂图案(未示出)形成于第一层间绝缘层12的给定区中。
执行使用光致抗蚀剂图案(未示出)作为蚀刻掩膜的蚀刻工艺以形成漏接触孔DH和金属线接触孔MH，用于分别形成漏接触塞(plug)和位线接触塞。
在形成漏接触孔DH的工艺过程中，执行形成金属线接触孔MH的工艺。因此，两种类型的接触孔通过一个蚀刻工艺同时形成，籍此缩短了工艺数目。
参考图3A和3B，具有预定厚度的第一金属材料14形成于第一层间绝缘层12上，并填充漏接触孔DH和金属线接触孔MH。填充这些孔的第一金属材料14限定了漏接触塞DP和金属线接触塞MP。因此，与使用多晶硅填充漏接触孔的相关技术相比，漏接触塞的电阻可进一步减少。因而可减少单位工艺时间和总工艺数目。
此后，光致抗蚀剂图案(未示出)形成于第一层间绝缘层12上以图案化第一金属材料14。执行使用光致抗蚀剂图案的蚀刻工艺以形成包括多个金属线的第一金属层BL1，所述金属线连接到金属塞MP和DP。
第一金属材料14可以是通过CVD形成的Al、W、Cu或TiN中的任一个，以及通过熔炉法(furnace method)形成的多晶硅层。
第一金属层BL1包括限定奇数位线M-1的线A和作为以后要形成的偶数位线M-1的部分的连接垫B(见图5B)。连接垫B形成于第一金属线A之间。位线M-1是提供于接触塞DP和MP上或以上的第一金属水平。位线M-1(或BL)包括第一金属层BL1和第二金属层BL2，如将在以后解释的(见图5B)。
第一金属层BL1也包括连接到金属线接触塞MP的线C。线C也配置为与随后形成的第二金属层接触。
如图3A所示，所提供的与连接垫B相邻的线A凹入地形成，以便它们不会接触连接垫B。RIE(活性离子蚀刻)工艺可用于图案化第一金属材料14并将它转换成第一金属层BL1。
具有交错的奇-和-偶数的线(见图5C)的位线M-1(或BL)提供了一线间距尺寸，所述线间距尺寸是形成于单个水平上的传统位线的间距尺寸的两倍。线A限定奇数位线M-1，而连接垫B限定偶数位线M-1的下部。因而，在位线M-1形成过程中可便于图案形成工艺。位线M-1的宽度可增加，且线电阻可减少。
参考图4A和4B，第二层间绝缘层16形成于线A、连接垫B和线C上。第二层间绝缘层16可使用BPSG、PSG、FSG、PE-TEOS、PE-SiH4、HDP USG和APL中的任一个形成，并且可形成得比第一金属层BL15A厚大约3000到4000。
此后，光致抗蚀剂图案(未示出)形成于第二层间绝缘层16上。使用光致抗蚀剂图案蚀刻第二层间绝缘层16以限定沟槽T，第二金属层BL2将提供于所述沟槽中。第一金属层BL1的连接垫B和线C由沟槽T暴露，而线A保持被第二绝缘层16(见图4B)覆盖。
在沟槽蚀刻工艺过程中，沟槽的底CD(bottom CD)设置成小于沟槽的顶CD(top CD)，以防止第一金属层BL1的线A和第二金属层BL2(见图5A)的线D之间的电短路。线A对应于奇数位线M-1，而线D接触限定偶数位线M-1的连接垫B。
参考图5A和5B，第二金属材料18形成于第二绝缘层16上，并填充沟槽T。执行抛光工艺如CMP，直到暴露第二层间绝缘层16，且第二金属层BL2限定于沟槽T内为止。
第二金属层BL2包括接触连接垫B的线D和接触金属线接触塞MP的线E。第一和第二金属层BL1和BL2限定位线BL(或第一金属水平M-1)。
因此，位线BL(或M-1)的形成由线A和线D限定。线D是偶数位线BL的部分，而线A是奇数位线M-1的部分。
如图5C所示，偶数位线M-1(或线D)和奇数位线M-1(或线A)以Z字形的排列设置，且相互间隔开。因而，可减少位线之间的电容，同时使位线之间的距离最小化。因此，有可能缩短感测时间并减少线电阻。
图6A、6B、7A、7B和7C是说明根据本发明的第二实施例形成闪速存储器器件位线的方法的截面视图和布局图。图6A和7A是说明根据本发明的第二实施例形成闪速存储器器件位线的方法的布局图。图6B和7B是沿图6A和7A中的线F-F’所取的闪速存储器器件的截面视图。图7C是沿图7A中的线G-G’所取的闪速存储器器件的截面视图。
参考图6A和6B，第一层间绝缘层22形成于半导体基片20上，多种元件如晶体管和电容器形成于所述半导体基片上。用于形成漏接触孔的光致抗蚀剂图案(未示出)形成于第一层间绝缘层22的给定区中。使用光致抗蚀剂图案(未示出)蚀刻第一绝缘层22以形成漏接触孔。
金属材料(或传导材料)形成于第一绝缘材料22上，并填充漏接触孔。然后执行抛光工艺如CMP，直到暴露第一层间绝缘层22，且限定漏接触塞DP。
第二层间绝缘层24形成于漏接触塞DP上。光致抗蚀剂图案(未示出)形成于第二层间绝缘层24上。使用光致抗蚀剂图案来蚀刻第二绝缘层24以形成沟槽(未示出)。
其中将形成第一金属层的沟槽(未示出)以与接触塞DP一对一的关系形成于漏接触塞DP上(参考图7A)。在单元晶体管上每两个接触塞DP上形成一个沟槽(参考图7C)。
为了形成第一金属层，金属材料提供于第一绝缘层24上以及沟槽(未示出)内。执行抛光工艺如CMP，直到暴露第二层间绝缘层24，籍此在沟槽内形成第一金属层26。
第一金属层26是位线M-1的第一层BL1。第一金属层26(或BL1)包括线H和连接垫I。线H限定了奇数位线M-1。连接垫I限定了偶数位线M-1的下部，且形成于线H之间。
如图6B所示，连接垫I形成于形成漏接触塞DP的较高区上。线H凹入地形成，以使它们不触及相邻的连接垫I。
参考图7A、7B和7C，第三层间绝缘层28形成于第一金属层BL1上。光致抗蚀剂图案(未示出)形成于第三层间绝缘层28上。使用光致抗蚀剂图案来蚀刻第三绝缘层28以形成沟槽(未示出)，第二金属层将形成于所述沟槽中。通过所述沟槽(未示出)暴露了连接垫I。
对于沟槽形成工艺，沟槽的底CD设置成小于沟槽的顶CD，以防止第一金属层BL1和第二金属层BL2之间的电短路(见图7B和7C)。
金属材料形成于第三绝缘层28上以及沟槽内以形成第二金属层BL2。执行抛光工艺如CMP，直到暴露第三层间绝缘层28，籍此形成第二金属层30。第二金属层30是位线M-1(或BL)的第二层BL2。位线M-1包括第一金属层BL1的线H和第二金属层BL2。线H限定了奇数位线M-1，而第二金属层BL2限定了偶数位线M-1。
在第一和第二层中，奇数位线(线H)和偶数位线(第二金属层BL2)以Z字形配置提供，并相互间隔开(见图7C)。因此，位线M-1可被提供有增加的间距尺寸，线电阻可保持为低，且可增加位线之间的电容。
尽管已经关于特定实施例描述了本发明，但是应当理解本发明不限于所公开的实施例，而是旨在覆盖所附权利要求的精神和范围内囊括的各种改型和等效设置。
权利要求
1.一种用于形成半导体器件的方法，所述方法包括在第一层间绝缘层中形成多个漏接触孔，所述第一层间绝缘层提供于半导体基片之上；在所述第一层间绝缘层之上形成具有预定厚度的第一金属材料，所述第一金属材料填充所述漏接触孔；通过图案化所述第一金属材料形成第一金属层，所述第一金属层具有多个第一类型的线和多个连接垫；在图案化的第一金属材料之上形成第二层间绝缘层；在所述第二层间绝缘层中形成多个沟槽，所述沟槽暴露所述连接垫；通过将第二金属材料提供于所述第二层间绝缘层之上并填充所述沟槽形成第二金属层，所述第二金属层包括限定于所述沟槽内的多个第二类型的线，所述第二类型的线接触所述连接垫，其中所述第一和第二金属层限定所述半导体器件的第一金属水平，其中所述第一类型的线限定所述第一金属水平的奇数线，而所述第二类型的线限定所述第一金属水平的偶数线。
2.如权利要求1的方法，其中所述第一金属水平限定所述器件的位线。
3.如权利要求1的方法，其中所述第一类型的线和所述第二类型的线以Z字形排列以增加位线的间距。
4.如权利要求1的方法，其中所述连接垫仅在漏接触塞的较高区形成，以便所述连接垫不触及相邻的所述第一类型的线。
5.如权利要求1的方法，其中所述第二层间绝缘层覆盖所述第一类型的线。
6.如权利要求1的方法，其中暴露所述连接垫的每一沟槽具有小于顶临界尺度(CD)的底CD。
7.如权利要求1的方法，进一步包括在形成所述漏接触孔的同时，在所述第一层间绝缘层的给定区形成金属线接触孔。
8.如权利要求7的方法，其中使用所述第一金属材料限定所述漏接触孔和所述金属线接触孔内的塞。
9.如权利要求1的方法，其中所述第一金属材料是Al、W、Cu和TiN中的任一个。
10.如权利要求1所要求的方法，其中所述第二层间绝缘层是BPSG、PSG、FSG、PE-TEOS、PE-SiH4、HDP USG及APL氧化物膜中的任一个。
11.一种形成闪速存储器器件的位线的方法，所述方法包括在绝缘层内形成多个接触孔，所述绝缘层提供于半导体基片之上；形成在所述接触孔内形成的多个接触塞；以及形成具有耦合到所述接触塞的多个位线的第一金属水平，所述第一金属水平具有限定第一类型的位线的第一金属层和限定第二类型的位线的第二金属层。
12.如权利要求11的方法，其中所述第一金属层包括连接到所述第二类型的位线的多个连接垫。
13.权利要求12的方法，其中所述连接垫是设置得与所述第一类型的线相邻的岛，以便所述连接垫不触及相邻的所述第一类型的线。
14.权利要求12的方法，其中所述第一类型的线具有凹入的部分，以便所述第一类型的线不触及相邻的连接垫。
15.如权利要求11的方法，其中每个所述沟槽有上部和下部，所述上部比所述下部宽。
16.权利要求11的方法，其中第一金属水平是多水平结构，其中所述第一类型的线和所述第二类型的线以Z字形排列。
17.一种半导体器件，包括多个栅，所述多个栅限定于半导体基片之上；绝缘层，提供于所述栅和所述半导体基片之上；多个接触塞，所述接触塞形成于所述绝缘层内且接触所述基片；以及耦合到所述接触塞的多个位线，所述位线包括第一类型的线和第二类型的线；其中所述第一类型的线使用第一金属层来限定，而所述第二类型的线使用提供于所述第一金属层以上的第二金属层来限定。
全文摘要
一种形成半导体器件的方法包括在提供于半导体基片之上的第一层间绝缘层中形成多个漏接触孔；在第一层间绝缘层之上形成具有预定厚度的第一金属材料，所述第一金属材料填充所述漏接触孔；通过图案化所述第一金属材料形成第一金属层，所述第一金属层具有多个第一类型的线和多个连接垫；在图案化的第一金属材料之上形成第二层间绝缘层；在所述第二层间绝缘层中形成多个沟槽，所述沟槽暴露所述连接垫；通过将第二金属材料提供于所述第二层间绝缘层上并填充所述沟槽形成第二金属层，所述第二金属层包括限定于所述沟槽内的多个第二类型的线，所述第二类型的线接触所述连接垫，所述第一和第二金属层限定了所述半导体器件的第一金属水平。
文档编号H01L27/105GK1870246SQ20061008063
公开日2006年11月29日 申请日期2006年5月23日 优先权日2005年5月23日
发明者郑宇荣, 金兑京, 金恩洙 申请人:海力士半导体有限公司