用于先进纳米闪速存储器装置的高速感测技术的制作方法
【专利说明】用于先进纳米闪速存储器装置的高速感测技术
[0001]优先权声明
[0002]本申请根据《美国法典》第35卷第119和120节要求2013年3月15日提交的美国临时专利申请序列号61/799，970的优先权，该临时专利申请以引用方式并入本文。
技术领域
[0003]本发明公开了用于先进纳米闪速存储器装置的改进的感测电路和改进的位线布局。
【背景技术】
[0004]使用浮栅而在其上存储电荷的闪速存储器单元以及形成于半导体衬底中的这些非易失性存储器单元的存储器阵列在现有技术中是众所周知的。通常，这些浮栅存储器单元一直是分裂栅类型或层栅类型。
[0005]闪速存储器装置通常包括往往容纳在半导体内同一金属层中的平行位线，用于在读写操作期间选择适当的存储器单元。
[0006]图1描绘了典型的现有技术构型。位线10、20和30彼此大致平行并且彼此相对紧密接近。位线10、20和30通常被制造为半导体管芯内同一金属层的一部分。位线10、20和30经由连接器40连接到其他电路部件。
[0007]图2以俯视图描绘了同一现有技术构型。位线10、20和30仍然是彼此大致平行。这些位线的接近性和长度导致寄生电容，此寄生电容可被模型化为电容器15和电容器25。
[0008]随着闪速存储器的设计变得越来越小且越来越密集，相邻位线间的寄生电容将变得更为棘手。
[0009]需要补偿位线间的寄生电容的改进的电路设计。
[0010]需要改进的布局设计来减少先进纳米闪速存储器装置中的寄生电容的量。
【发明内容】
[0011]前述问题和需求通过用于补偿相邻位线间的寄生电容的改进的电路设计得以解决。另外，改进的布局技术还减小了寄生电容。
【附图说明】
[0012]图1描绘了现有技术位线布局的立面立面侧视图。
[0013]图2描绘了图1的现有技术位线布局的俯视图。
[0014]图3描绘了现有技术感测电路。
[0015]图4描绘了感测电路实施例。
[0016]图5描绘了另一个感测电路实施例。
[0017]图6描绘了另一个感测电路实施例。
[0018]图7描绘了位线布局的一个实施例的立面侧视图。
[0019]图8描绘了图7的实施例的俯视图。
[0020]图9描绘了位线布局的一个实施例的立面侧视图。
[0021]图10描绘了图9的实施例的俯视图。
[0022]图11描绘了感测框图。
[0023]图12描绘了用于跟踪感测信号控制的时序图。
[0024]图13描绘了字线偏置和位线偏置基于沿位线的位置而变化的曲线图。
【具体实施方式】
[0025]图3描绘了现有技术感测电路100。从图3可以看出，现有技术设计并未对寄生电容进行建模，也未以其他方式将其考虑在内。感测电路100包括存储器数据读取块110、存储器参考读取块120和差分放大器块130。数据读取块110包括电流源111、共源共栅感测NMOS晶体管113、位线箝位NMOS晶体管114、二极管连接的感测负载PMOS晶体管112和电容器115。
[0026]存储器参考读取块120包括电流源121、参考位线箝位NMOS晶体管124、共源共栅感测NMOS晶体管123、二极管连接的感测负载PMOS晶体管122和电容器125。
[0027]差分放大器块130包括输入差分对NMOS晶体管131和134、电流镜负载PMOS晶体管132和133、输出PMOS晶体管135、电流偏置NMOS晶体管136、输出电流偏置NMOS晶体管和输出140。
[0028]节点116親接到选择的待读取存储器单元(未示出)，节点117親接到将用于确定选择的存储器单元的值的参考存储器单元(未示出)。
[0029]差分放大器块130用于比较从数据读取块110和参考读取块120接收的信号，以便生成指示存储在选择的存储器单元中的数据值的输出140。这些部件如图3所示那样彼此连接。
[0030]图4描绘了改进的感测电路200。感测电路200包括存储器数据读取块210、存储器参考读取块220和差分放大器块230。数据读取块210包括电流源211、共源共栅感测NMOS晶体管213、位线箝位NMOS晶体管214、二极管连接的感测负载PMOS晶体管212和电容器215。
[0031]存储器参考读取块220包括电流源221、参考位线箝位NMOS晶体管224、共源共栅感测NMOS晶体管223、二极管连接的感测负载PMOS晶体管222和电容器225。
[0032]差分放大器块230包括输入差分对NMOS晶体管231和234、电流镜负载PMOS晶体管232和233、输出PMOS晶体管235、电流偏置NMOS晶体管236、输出电流偏置NMOS晶体管237和输出240。
[0033]节点216親接到选择的待读取存储器单元(未示出)，节点217親接到将用于确定选择的存储器单元的值的参考存储器单元(未示出)。
[0034]节点216为选择的位线，其耦接到电容器217和电容器218 (这两个电容器各自代表来自相邻位线的寄生电容)，并被驱动以补偿电容器215。预充电开关250和平衡开关260选择性地接通。相邻位线可被驱动至电压VB，该电压小于或等于所选择位线被驱动至的电压。这样做会减小电容器217和电容器218所代表的寄生电容的影响。
[0035]差分放大器块230用于比较从数据读取块210和参考读取块220接收的信号，以便生成指示存储在选择的存储器单元中的数据值的输出240。这些部件如图4所示那样彼此连接。
[0036]图5描绘了另一种改进的感测电路300。感测电路300包括PMOS晶体管301、共源共栅NMOS晶体管302、输出PMOS晶体管308、电流偏置NMOS晶体管307和输出310。节点304耦接到选择的待读取存储器单元(未示出)。晶体管301的栅极接收预充电节点电压309，在该示例中此电压可为1.2V或接地电压。晶体管307、308构成用于输出的单端放大器。这些部件如图5所示那样彼此连接。
[0037]感测节点(晶体管308的栅极)经由晶体管301被接地的预充电节点电压309预充电至偏置电平。然后预充电节点电压309变成一电压电平以释放(微弱地偏置或截止)晶体管301。根据耦接到节点304的存储器单元的状态，如果存在电流(例如，美国专利N0.8，072，815中描述的分裂栅单元的擦除状态，该专利以引用方式并入本文且作为附录A附于本文)，那么感测节点的电压会下降，这将接通晶体管308以使输出310升高。如果不存在电流(例如，美国专利N0.8，072，815中描述的分裂栅单元的编程状态)，那么感测节点的电压会保持在高水平，这将截止晶体管308以使输出310降低。这种方案称为无参考感测。
[0038]PMOS晶体管301的块体(η阱)衬底端子311和PMOS晶体管308的块体(η阱)端子312进一步正向偏置(源电压-体电压=较小正数，如0.4V，该正数值小于正向结的Vp/n(约0.6V))，以增大较低电压余度和较高速度下的阈值电压(已降低)和高饱和驱动电流。这种块体技术可应用于其他附图。
[0039]节点304耦接到电容器305和电容器306 (这两个电容器各自代表来自相邻位线的寄生电容)，并被驱动以补偿连接到节点304的电容器303。
[0040]图6描绘了另一种改进的感测电路400。感测电路400包括PMOS晶体管401、共源共栅NMOS晶体管403、输出PMOS晶体管409、电流偏置NMOS晶体管410和输出420。节点405耦接到选择的待读取存储器单元(未示出)，节点412耦接到参考存储器单元(未示出)。
[0041]晶体管401的栅极接收预充电节点电压421，在该示例中此电压可为1.2V或接地电压。晶体管409、410构成用于输出的单端放大器。这些部件如图6所示那样彼此连接。
[0042]PMOS晶体管401的块体(η阱)衬底端子422和PMOS晶体管409的块体(η阱)端子423进一步正向偏置(源电压-体电压=较小正数，如0.4V，该正数值小于正向结的Vp/n(约0.6V))，以增大较低电压余度和较高速度下的阈值电压(已降低)和高饱和驱动电流。这种块体技术可应用于其他附图。
[0043]节点405耦接到电容器406和电容器407，这两个电容器各自代表来自相邻位线的寄生电容。节点412耦接到电容器413和电容器414 (这两个电容器各自代表来自相邻位线的寄生电容)，并被驱动以补偿电容器404和电容器411。开关402和开关408选择性地接通。
[0044]图7描绘了用于减小位线间寄生电容的改进的位线布局500。位线510和530形成于一个金属层中。然而，位线520形成于不同的金属层中。因此，位线510和520间的距离以及位线520和530间的距离长于如现有技术那样将位线520形成于与位线510和530相同的金属层中时的距离。位线520经由通孔560、金属550和连接器540连接到其他电路部件。位线510和530经由连接器40连接到其他电路部件。
[0045]图8以俯视图描绘了图7的布局。从该视图可以看出，位线510、520和530看起来彼此相邻。然而，如不同阴影所指示的那样，位线520以及位线51