减小噪声峰值和编程时间的闪速存储器器件及其编程方法
【专利摘要】减小噪声峰值和编程时间的闪速存储器器件及其编程方法。一种通过存储器单元的编程块的串行编程来减小噪声峰值和编程时间的闪速存储器器件。编程组的时间间隔或数目根据在多个编程循环中的正在进行的编程循环而减少，从而减少了总编程时间。
【专利说明】
减小噪声峰值和编程时间的闪速存储器器件及其编程方法
【技术领域】
[0001]本发明涉及闪速存储器器件及其编程方法，并且更特别地，涉及减少编程时间的闪速存储器器件及其编程方法。
【背景技术】
[0002]随着移动系统和各种应用系统的发展，对于闪速存储器器件的需求已经提高。闪速存储器器件即便在没有电力供应时也能够存储数据。一般而言，利用隧道现象对闪速存储器器件中的闪速存储器单元编程。在编程期间，应用了增量阶跃脉冲编程(ISPP)法，以使闪速存储器单元中的阈值电压分布变得密集。在ISSP方法中，将编程电压施加于闪速存储器单元，然后通过将阈值电压与校验电压相比较来校验闪速存储器单元。对于具有该低于校验电压的阈值电压的闪速存储器单元，施加新的较高的编程电压。
[0003]闪速存储器器件的编程操作以页为单位执行。这时，在连接到编程存储器单元的所选位线与连接到编程禁止存储器单元的非选位线之间会发生即时耦合噪声。为了减小即时耦合噪声的峰值，将闪速存储器单元划分成若干编程块，并且编程块被顺序编程。并且，在编程块的编程起点之间存在时间间隔。这时，由于时间间隔的累积原因，增加了总编程时间。
【发明内容】
[0004]本发明针对在减小噪声峰值情况下具有经减少的总编程时间的闪速存储器器件。根据本发明的实施方式，提供了使用具有多个编程循环的ISPP编程操作的闪速存储器器件。根据本发明的实施方式的闪速存储器器件包括具有以包含字线和位线的矩阵结构排列的多个闪速存储器单元的存储器阵列。多个闪速存储器单元被划分成多个编程块。包括编程电压提供部，以向所选择的字线提供编程电压并且该编程电压根据多个编程循环的进行而提高。包括控制信号生成部，以提供缓冲器控制信号。缓冲器控制信号以多个编程循环中的至少一个中的时间间隔被顺序地激活。此外，包括具有多个页缓冲器的页缓冲器部。多个页缓冲器中的每个响应于对应的缓冲器控制信号而被使能，以向它所对应的编程块的位线提供对应的编程数据。在这里，根据在多个编程循环中的正在进行的编程循环，时间间隔减小。
[0005]根据本发明的另一实施方式，提供了一种用于对具有多个闪速存储器单元的闪速存储器器件进行编程的方法。根据这种实施方式的闪速存储器器件的编程方法包括将多个闪速存储器单元划分成多个编程块的第一编程循环步骤。第一编程循环步骤多个第一编程块中的选择的字线提供第一编程电压并且第一编程块中的位线提供对应的第一编程数据。顺序地提供针对多个第一编程块的第一编程数据。第二编程循环步骤将多个闪速存储器单元划分成多个第二编程块。第二编程循环步骤向多个第二编程块中的所选择的字线提供第二编程电压并且向多个第二编程块中的位线提供对应的第二编程数据。顺序地提供针对多个第二编程块的第二编程数据。在这里，第二编程电压高于第一编程电压，并且第二编程块的数目小于第一编程块的数目。
[0006]在根据本发明的实施方式的闪速存储器器件中，编程块被顺序编程。结果，在根据本发明的闪速存储器器件中，噪声峰值减小。此外，编程组的时间间隔或数目减小。结果，在根据本发明的实施方式的闪速存储器器件中，总编程时间最终大大减少。
【专利附图】
【附图说明】
[0007]本发明的上述和其它目标、特征以及优点通过参考附图详细地描述其示例性实施方式而对于本领域的普通技术人员而言将变得更显而易见，在附图中:
[0008]图1是例示根据本发明的示例性实施方式的闪速存储器器件的图；
[0009]图2是用于说明根据在图1的闪速存储器器件中的编程循环进展而顺序提高的编程电压的图；
[0010]图3A和图3B是用于说明缓冲器控制信号中的活动定时之间的时间间隔的图，所述时间间隔根据在图1的闪速存储器器件中的编程循环进展而顺序减小；
[0011]图4是用于说明根据图3B的时间间隔中的改变的在编程组的数目的改变的图；
[0012]图5是例示根据本发明的示例性实施方式的闪速存储器器件的编程方法的流程图；以及
[0013]图6是例示根据本发明的其它示例性实施方式的闪速存储器器件的编程方法的流程图。
【具体实施方式】
[0014]将参考附图在下面详细地描述本发明的示例性实施方式。虽然本发明连同其示例实施方式一起被示出和描述，但是在不背离本发明的精神和范围的情况下能够做出各种修改。
[0015]在下文中，将参考附图更详细地描述本发明的示例性实施方式。
[0016]图1是例示根据本发明的示例性实施方式的闪速存储器器件并且例示与本发明的技术精神有关的闪速存储器器件的一部分而不是整个闪速存储器器件的图。图1的闪速存储器器件进行执行ISSP(增量阶跃脉冲编程)法的编程操作。在本文中，根据ISPP方法，在一个编程周期中执行多个编程循环。施加在闪速存储器单元上的编程电压根据在多个编程循环的正在进行的编程循环中所施加的电压逐个编程循环提高。
[0017]参照图1，根据本发明的闪速存储器器件包括:存储器阵列100、编程电压提供部200、页缓冲器部300以及控制信号生成部400。
[0018]存储器阵列100具有多个闪速存储器单元MC。闪速存储器单元MC以包含字线(WL)和位线(BL)的矩阵结构排列。在本文中，多个闪速存储器单元MC被划分成多个编程块110、120、130和140。优选的是，根据本发明的一个实施方式的闪速存储器器件是NAND型。在NAND型闪速存储器中，多个闪速存储器单元MC被连接为一个串(STR)。编程电压提供部200经由行解码器500向所选择的字线(WL)提供编程电压(VPRM)。由循环信息信号XCLP来控制提供编程电压VPRM。循环信息信号XCLP包含关于编程循环的进行状态(即，第一编程循环或第二编程循环的状态)的信息，针对第二编程循环或第三编程循环。
[0019]参照图2，编程电压VPRM根据在多个编程循环的正在进行的编程循环中的编程电压逐个编程循环而提高。
[0020]适合的编程电压提供部200为本领域的技术人员所知并且可供本领域的技术人员所用。因此，其具体细节被省略。返回到图1，页缓冲器部300包括多个页缓冲器310、320,330以及340。页缓冲器310、320、330以及340中的每一个对应于编程块110、120、130和140中的一个，并且响应于对应的缓冲器控制信号XCONl、XC0N2、XC0N3以及XC0N4而被使能。此外，每个页缓冲器向对应的编程块的位线提供对应的编程数据(PT)。例如，当第一缓冲器控制信号XCONl被激活时，第一页缓冲器310中的多个缓冲器开关3111至311_η被接通，并且向第一编程块110中的位线(BL)提供对应的编程数据(PT)。
[0021]编程数据(PT)的值根据选择的闪速存储器单元MC是编程单元还是编程禁止单元来确定。当所选闪速存储器单元MC是编程单元时，编程数据(PT)的值是接地电压VSS。当所选闪速存储器单元MC是编程禁止单元时，编程数据(PT)的值是电源电压VCC。在每个编程循环中执行编程操作之后，在它关联的编程数据(PT)的值中反映关于给定闪速存储器单元MC是否被编程的信息。如本文所用的，编程数据(PT)能够根据编程循环的当前状态被指定为诸如第一编程数据、第二编程数据等。
[0022]控制信号生成部400页缓冲器310、320、330以及340向所对应的缓冲器提供控制信号 XCONl、XC0N2、XC0N3 以及 XC0N4。缓冲器控制信号 XCONl、XC0N2、XC0N3 以及 XC0N4在与多个编程循环中的一个编程循环相对应的给定时间间隔被顺序地激活。因为缓冲器控制信号XCONl、XC0N2、XC0N3以及XC0N4被顺序地激活，所以即时噪声的峰值减小。如本文所用的，即时噪声指的是连接到编程存储器单元的所选位线与连接到编程禁止存储器单元的非选位线之间的耦合噪声。一般地，已编程存储器单元的数目根据正在进行的编程循环而增多，即，编程存储器单元的数目根据多个编程循环中的正在进行的编程循环而减少。因此，每个编程块中的即时噪声的峰值根据多个编程循环中的正在进行的编程循环减少。本发明的示例性实施方式根据多个编程循环中的正在进行的编程循环来利用每个编程块中的即时噪声的峰值中的这种减少。
[0023]参照图3Α，与多个编程循环中的进行时间间隔相比，在相继的缓冲器控制信号XCONl、XC0N2、XC0N3以及XC0N4在顺序激活期间的激活时间点之间的时间间隔(例如，Td1 1、Td12以及Td13)减小。在根据本发明的闪速存储器器件的示例性实施方式中，在相继的缓冲器控制信号XC0N1、XC0N2、XC0N3以及XC0N4的激活时间点之间的每个时间间隔(例如，Td11, Td12以及Td13)被彼此独立控制。因此，例如，任意两个缓冲器控制信号的激活时间点之间的时间间隔可被设置成“零”。以这种时间间隔，与这两个缓冲器控制信号相对应的两个编程块被作为一个编程组对待。这就从多个编程循环的进行中减少了编程组的数目。
[0024]参照图3B，在第一编程循环中，缓冲器控制信号XCONl、XC0N2、XC0N3以及XC0N4被以一些时间间隔连续或顺序地激活。在第一编程循环中，编程块110、120、130和140(图1)中的每个作为一个编程组被分别地激活。因此，闪速存储器单元MC被划分成四个编程组GPRFl、GPRF2、GPRF3以及GPRF4 (图4)，每个编程组对应一个MC。这对于第一编程循环(NGRl)(图3B)产生为4的编程组数(NGR)。在第二编程循环中，缓冲器控制信号XCONl和缓冲器控制信号XC0N2同时被激活。类似地，缓冲器控制信号XC0N3和缓冲器控制信号XC0N4同时被激活。在第一缓冲器控制信号XCONl和第二缓冲器控制信号XC0N2的激活时间点与第三缓冲器控制信号XC0N3和第四缓冲器控制信号XC0N4的激活时间点之间设置有时间间隔。在第二编程循环中，第一编程块I1和第二编程块120被作为单个编程组对待，并且第三编程块130和第四编程块140被作为另一单个编程组对待。这就针对闪速存储器单元MC产生两个编程组GPRSl和GPRS2，并且在第二编程循环(NGR2)中产生为2的编程组数 NGR2。
[0025]在第三编程循环中，全部四个缓冲器控制信号XC0N1、XC0N2、XC0N3以及XC0N4同时被激活。因此，在第二编程循环中，编程块110、编程块120、编程块130以及编程块140被作为单个编程组对待，并且闪速存储器单元MC被作为单个编程组GPRT (图4)对待。这在第三编程循环(NGR3)中产生为I的编程组数(图3B)。适合的控制信号生成部400 (图1)为本领域的技术人员所知并且可供本领域的技术人员所用。因此，被省略了在本说明书中其特定细节。
[0026]关于根据本发明的闪速存储器器件的编程方法，图5是例示根据本发明的示例性实施方式的闪速存储器器件的编程方法的流程图。图5的编程方法被应用于图1的闪速存储器器件。在一个实施方式中，根据本发明的闪速存储器器件的编程方法至少包括第一编程循环步骤SllO和第二编程循环步骤S120。第一编程循环步骤SllO包括步骤SI 13和步骤S115。在步骤S113中，将以包含字线WL和位线BL的矩阵结构排列的多个闪速存储器单元MC划分成多个编程块110、120、130和140，并且多个编程块110、120、130和140中的选择的字线WL提供第一编程电压VPGMl。此外，向多个编程块110、120、130和140中的位线BL提供对应的第一编程数据。以第一时间间隔Td11顺序地提供针对多个编程块110、120、130和140的第一编程数据。因此，对多个编程块110、120、130和140中的闪速存储器单元MC进行编程。在步骤SI 15中，校验针对多个编程块110、120、130和140中的闪速存储器单元MC的编程，并且生成第一编程校验结果。
[0027]第二编程循环步骤S120包括步骤S123和步骤S125。在步骤S123中，将以包含字线WL和位线BL的矩阵结构排列的多个闪速存储器单元划分成多个编程块110、120、130和140，并且向多个编程块110、120、130和140中的选择的字线WL提供第二编程电压VPGM2。此外，向多个编程块110、120、130和140中的位线BL提供对应的第二编程数据，以第二时间间隔Td12顺序地提供针对多个第二编程块110、120、130和140的第二编程数据。因此，对在多个编程块110、120、130和140中的闪速存储器单元MC进行编程。在步骤S125中，被校验针对多个编程块110、120、130和140中的闪速存储器单元MC的编程，并且生成第二编程校验结果。
[0028]在一个实施方式中，第二时间间隔Td12短于第一时间间隔Td11,并且第二编程电压VPGM2高于第一编程电压VPGM1。优选的是，图5的编程方法应用于NAND型闪速存储器，其中多个闪速存储器单元MC被连接成一个串STR。根据图5的编程方法，与常规编程方法相t匕，总编程时间减少了。
[0029]关于对根据本发明的闪速存储器器件的编程方法的校验，图6是例示根据本发明的示例性实施方式的闪速存储器器件的编程方法的流程图。图6的编程方法应用于图1的闪速存储器器件。在一个实施方式中，闪速存储器器件的编程方法至少包括第一编程循环步骤S210和第二编程循环步骤S220。第一编程循环步骤S210包括步骤S213和步骤S215。在步骤S213中，将以包含字线WL和位线BL的矩阵结构排列的多个闪速存储器单元划分成多个第一编程组GPRF1、GPRF2、GPRF3以及GPRF4。编程块110、120、130和140中的每个都对应于第一编程组GPRF1、GPRF2、GPRF3以及GPRF4中的一个，并且第一组数NGRl是4。此夕卜，向第一编程组GPRFl、GPRF2、GPRF3以及GPRF4中的所选择的字线WL提供第一编程电压VPGMl，并且向第一编程组GPRF1、GPRF2、GPRF3以及GPRF4中的位线BL提供对应的第一编程数据。在这里，顺序地提供针对第一编程组GPRFl、GPRF2、GPRF3以及GPRF4的第一编程数据，并且对在第一编程组GPRF1、GPRF2、GPRF3以及GPRF4中的闪速存储器单元MC进行编程。在步骤S215中，校验针对第一编程组GPRFl、GPRF2、GPRF3以及GPRF4中的闪速存储器单元MC的编程，并且生成第一编程校验结果。
[0030]第二编程循环步骤S220包括步骤S223和步骤S225。在步骤S223中，将以包含字线WL和位线BL的矩阵结构排列的多个闪速存储器单元MC划分成多个第二编程组GPRSl和GPRS2。编程块110和120对应于第一编程组GPRS1，并且编程块130和140对应于第二编程组GPRS2。结果得到的第二组数NGR2是2。此外，向编程组GPRSl和GPRS2中的选择的字线WL提供第二编程电压VPGM2，并且向编程组GPRSl和GPRS2中的位线BL提供对应的第二编程数据。顺序地提供针对编程组GPRSl和GPRS2的第二编程数据，并且对编程组GPRSl和GPRS2中的闪速存储器单元MC进行编程。在步骤S225中，校验针对第二编程组GPRSl和GPRS2中的闪速存储器单元MC的编程，并且生成第二编程校验结果。第二组数NGR2小于第一组数NGRl，并且第二编程电压VPGM2高于第一编程电压VPGMl。优选地，图6的编程方法应用于NAND型闪速存储器，其中多个闪速存储器单元MC被连接成一个串STR。根据图6的编程方法，与常规编程方法相比，总编程时间减少了。
[0031]总之，在根据本发明的示例性实施方式的闪速存储器器件中，编程块被顺序编程，从而减小噪声峰值。此外，在编程组之间的时间间隔或编程组的数目在多个编程循环中从正在进行的编程循环到后续编程循环减少，从而减少了总编程时间。
[0032]已经参照附图中所例示的示例性实施方式描述了本发明，但是本发明仅仅已被举例说明。对于本领域的技术人员而言将明显是，在不背离本发明的精神或范围的情况下，能够对上面描述的本发明的示例性实施方式做出各种修改。因此，意图是，本发明涵盖所有这样的修改，只要它们落入所附权利要求和它们的等同物的范围内。
[0033]相关申请的交叉引用
[0034]本申请要求于2013年9月2日提交的韩国专利申请N0.2013-0104951的优先权和权益，其整个公开内容通过引用并入在本文中。
【权利要求】
1.一种闪速存储器器件，该闪速存储器器件包括: 存储器阵列，该存储器阵列包括以包括多个字线和多个位线的矩阵结构排列的多个闪速存储器单元，所述多个闪速存储器单元被划分成多个编程块； 编程电压提供部，该编程电压提供部与所述多个闪速存储器单元通信以向所述多个字线中的所选择的字线提供编程电压； 页缓冲器部，其包括多个页缓冲器，每个页缓冲器对应于所述编程块中的一个并且与其对应的编程块中的位线通信，以向该对应的编程块的位线提供编程数据；以及 控制信号生成部，该控制信号生成部与所述多个页缓冲器通信，以根据增量阶跃脉冲编程法在一系列编程循环中的每个中向所述多个页缓冲器提供多个缓冲器控制信号，在每个编程循环中所述缓冲器控制信号被以在后续缓冲器控制信号之间的时间间隔顺序地激活，所述时间间隔随着该系列编程循环中的每个循环而减小并且由所述编程电压提供单元提供的所述编程电压随着该系列编程循环中的每个循环而提高。
2.根据权利要求1所述的闪速存储器器件，其中，所述闪速存储器器件包括^^0型闪速存储器器件。
3.一种用于对包括被划分成多个编程块的多个闪速存储器单元的闪速存储器器件进行编程的方法，该方法包括以下步骤: 在第一编程循环期间向所述多个编程块中的所选择的字线提供第一编程电压，并且向所述多个编程块中的位线提供对应的第一编程数据，针对所述多个编程块的所述第一编程数据被以后续编程块之间的第一时间间隔顺序地提供给所述多个编程块中的每个编程块；以及 在所述第一编程循环之后的第二编程循环期间向所述多个编程块中的所选择的字线提供第二编程电压，并且向所述多个编程块中的所述位线提供对应的第二编程数据，针对所述多个编程块的所述第二编程数据被以后续编程块之间的第二时间间隔顺序地提供给所述多个编程块中的每个编程块； 其中，所述第二编程电压高于所述第一编程电压，并且所述第二时间间隔短于所述第一时间间隔。
4.根据权利要求3所述的编程方法，其中，所述闪速存储器器件包括^^0型闪速存储器器件。
5.一种用于对包括多个闪速存储器单元的闪速存储器器件进行编程的方法，所述方法包括以下步骤: 在第一编程循环期间将所述多个闪速存储器单元划分成多个第一编程组并且向所述多个第一编程组中的所选择的字线提供第一编程电压，向所述第一编程组中的位线提供对应的第一编程数据，其中，所述第一编程数据被顺序地提供到所述多个第一编程组中的每个编程组；以及 在所述第一编程循环之后的第二编程循环期间将所述多个闪速存储器单元划分成多个第二编程组，向所述多个第二编程组中的选择的字线提供第二编程电压并且向所述多个第二编程组中的位线提供对应的第二编程数据，其中，所述第二编程数据被顺序地提供到所述多个第二编程组中的每个编程组， 其中，所述第二编程电压高于所述第一编程电压，并且所述多个第二编程组中的编程组的数目小于所述多个第一编程组中的编程组的数目。
6.根据权利要求5所述的编程方法，其中，所述闪速存储器器件包括^\冊型闪速存储器器件。
【文档编号】G11C16/10GK104425027SQ201410346353
【公开日】2015年3月18日 申请日期:2014年7月21日 优先权日:2013年9月2日
【发明者】李钟哲 申请人:菲德里克斯有限责任公司, 尼莫斯科技有限责任公司