半导体存储器的制造方法

半导体存储器的制造方法
【专利摘要】本发明涉及半导体存储器。半导体存储器包括：存储器单元阵列，其具有多个存储器单元；多个位线对，与存储器单元阵列的各列相对应地放置；读出放大器，与多个位线对相对应地放置成多个，用于放大在位线对之间的电势差，其中，读出放大器具有：预充电晶体管，其每一个具有扩散层并且对位线对进行预充电；以及开关晶体管，其每一个具有与预充电晶体管的扩散层一体形成的扩散层，用于将多个位线对选择性地连接到公共总线。
【专利说明】半导体存储器
[0001]相关申请的交叉引用
[0002]于2013年7月18日提交的日本专利申请N0.2013-149324的公开，包括说明书、附图和摘要，通过引用整体并入本文。

【技术领域】
[0003]本发明涉及半导体存储器。

【背景技术】
[0004]日本未经审查的专利申请公布N0.Hei8 (1996)-279602公开了一种半导体存储器装置。该公开中的半导体存储器装置具有存储器单元，位线对、读出放大器和列开关。读出放大器和列开关以小于位线对节距的两倍的节距布置。


【发明内容】

[0005]在半导体存储器中，要求进一步减小面积。
[0006]通过描述本说明书和附图，其它主题和新颖特征将变得清楚。
[0007]在半导体存储器的优选实施例中，扩散层对于开关晶体管和预充电晶体管是共用的，或者读出放大器的节距与预充电部和Y开关部的节距是不同的。
[0008]根据优选实施例，电路面积可以减小。

【专利附图】

【附图说明】
[0009]图1是示意性示出半导体存储器的构造的视图；
[0010]图2是示意性示出半导体存储器的构造的视图；
[0011]图3是示意性示出半导体存储器的构造的视图；
[0012]图4是示意性示出半导体存储器的构造的视图；
[0013]图5是示出读出放大器的电路图的视图；
[0014]图6是示出常规读出放大器的布局图；
[0015]图7是示出根据优选实施例的读出放大器的构造的概念图；
[0016]图8是示出根据优选实施例的读出放大器的另一个构造的概念图；
[0017]图9是根据实施例1的读出放大器的布局图；
[0018]图10是示出在提供给读出放大器的放大区域中的晶体管的布置示例的布局图；
[0019]图11是示出在提供给读出放大器的放大区域中的晶体管的布置示例的布局图；
[0020]图12是示出在提供给读出放大器的放大区域中的晶体管的布置示例的布局图；
[0021]图13是示意性示出用于选择Y开关部中的列的布置示例的视图；
[0022]图14是示意性示出用于选择Y开关部中的列的布置示例的视图；
[0023]图15是示意性示出用于选择Y开关部中的列的布置示例的视图；
[0024]图16是示出根据实施例2的读出放大器的Y开关部中的晶体管的布置示例的布局图；
[0025]图17是示出根据实施例2的读出放大器的Y开关部中的晶体管的布置示例的布局图；
[0026]图18是示出根据实施例2的读出放大器的Y开关部中的晶体管的布置示例的布局图；
[0027]图19是示出根据实施例2的读出放大器的Y开关部中的晶体管的布置示例的布局图；
[0028]图20是示出根据实施例3的读出放大器的预充电部中的晶体管的布置示例的布局图；
[0029]图21是示出根据实施例3的修改形式I的读出放大器的预充电部中的晶体管的布置示例的布局图；
[0030]图22是示出根据实施例3的修改形式2的读出放大器的预充电部中的晶体管的布置示例的布局图；
[0031]图23是示出根据实施例4的读出放大器的晶体管的布置示例的布局图；
[0032]图24是示出根据实施例4的修改形式I的YSW/PRE部中的晶体管的布置示例的布局图；
[0033]图25是示出根据实施例4的修改形式2的YSW/PRE部中的晶体管的布置示例的布局图；
[0034]图26是示出根据实施例5的YSW/PRE部中的晶体管的布置示例的布局图；
[0035]图27是示出根据实施例5的修改形式I的YSW/PRE部中的晶体管的布置示例的布局图；
[0036]图28是示出根据实施例5的修改形式2的YSW/PRE部中的晶体管的布置示例的布局图；
[0037]图29是示出根据实施例6的YSW/PRE部中的晶体管的布置示例的布局图；
[0038]图30是示出根据实施例6的修改形式I的YSW/PRE部中的晶体管的布置示例的布局图；
[0039]图31是示出根据实施例6的修改形式2的YSW/PRE部中的晶体管的布置示例的布局图；
[0040]图32是示出根据实施例6的修改形式3的YSW/PRE部中的晶体管的布置示例的布局图；
[0041]图33是示出根据实施例7的Y开关部中的晶体管的布置示例的布局图；
[0042]图34是示出根据实施例7的预充电部中的晶体管的布置示例的布局图；
[0043]图35是示出根据实施例7的YSW/PRE部中的晶体管的布置示例的布局图。

【具体实施方式】
[0044]为了清楚进行说明，可选地省略和简化下面的描述和附图。在各附图中，相同的元件带有相同的附图标记，可选地省略重复的描述。
[0045]动态随机存取存储器(DRAM)的读出放大器(下文中，也称为SA)是与存储器单元相邻的具有大面积比的区域，并且为了降低成本，强烈需要减小该部分的面积。然而，随着近年来存储器单元的面积减小，由于布置SA的节距已经变窄，因此变得难以减小SA的高度。另外，已经开发出应对意图提高诸如DRAM、低延迟DRAM(LLDRAM)、减少延迟DRAM(RLDRAM)等随机存取的操作速度的要求的存储器。其中的位线被缩短以提高操作速度并且SA区域的比率趋向于进一步增大。
[0046]另一方面，正在进行对诸如微控制器(MCU)和系统大规模集成(LSI)的新近逻辑产品进行改良。预计改良主要是针对作为构成逻辑电路的基本器件的MOS晶体管的面积减小和性能提高。面积减小和性能提高包括以下技术(I)至(4)的趋势。
[0047](I)晶体管结构在栅极的纵向方向上，例如，在接触件之间、在扩散层之间、当从栅极观察时在相邻的栅极之间，在大小上的减小。(2)通过将源极和漏极的扩散层的表面金属化的自对准多晶娃化物技术(salicide technique)在整个扩散层上降低电阻,从而减少接触件的数量。(3)通过减小栅极长度L并且还以降低电源电压的趋势改进器件结构从而能够减小栅极宽度W来增强晶体管性能。(4)对晶体管性能的改良和改进专注于作为标准形状的线性栅极形状的器件。
[0048]至于形成晶体管的方法，已经开发出诸如嵌入衬底和三维空间形状的各种技术，并且将这些技术投入实际运用。然而，存储器单元的晶体管具有极度避免漏电流的条件。另一方面，由于在逻辑晶体管中，增强开关性能的条件是最优先的，因此趋向于组合不同的晶体管技术。接着，关于逻辑晶体管的器件标准，针对布局设计SA区域，在SA区域中鉴于存储器单元大小而限制布局节距。
[0049]鉴于器件技术的趋势，存储器单元和SA的减小比率在每一代中有时没有表现出恒定的趋势。这在并入逻辑的DRAM中尤其明显，并且另外在通用DARAM中这种趋势是普遍的。这个实施例可以利用考虑到这种情形的新观点提供用于SA布局的最佳缩小技术。
[0050](存储器单元节距和读出放大器的构造)
[0051]根据这个实施例的半导体存储器具有存储器单元阵列和读出放大器。将参照图1描述读出放大器的读出放大器节距(下文中，称为SA节距)和存储器单元之间的关系。图1是示意性示出半导体存储器的构造的视图，示出折叠型存储器单元。虽然半导体存储器被描述为DRAM，但并非总是限于DRAM。例如，半导体存储器还可以是静态随机存取存储器(SRAM)。
[0052]如图1中所示，半导体存储器具有存储器单元阵列10和读出放大器12。存储器单元阵列10具有多个存储器单元11、多条字线WL和多条位线BL。多个存储器单元11布置成矩阵。对应于存储器单元阵列10的各行放置多条字线WL。字线WL沿着附图的横向方向(右到左的方向)形成。对应于存储器单元阵列10的各列提供多条位线WL。位线BL沿着附图的垂直方向(纵向方向)形成。读出放大器12利用位线BL检测存储器单元11中存储的信息。读出放大器12根据一对位线BL之间的电势差检测信息。
[0053]在这个实施例中，两个读出放大器12被提供给四条位线BL。读出放大器12被布置于存储器单元阵列10的上端和下端。因此，对于具有一对位线BL的位线对，放置一个读出放大器12。
[0054]当选择四条字线WL中的一条时，上位线对和下位线对中的每对中的一条连接到存储器单元11并且其中的另一条处于参考电势。然后，读出放大器12放大位线对之间的电势差。
[0055]读出放大器12具有锁存器FF 13和YSW(Y开关部)/PRE (预充电部)部14。锁存器FF 13具有将位线BL上的电压放大到VDD (电源电压)和GND (地)的锁存器型触发器晶体管。YSW/PRE部14具有与外部数据总线连接的列选择开关YSW和用于在初始状态下将位线设置成预充电电压HVDD的预充电部PRE。预充电电压HVDD例如是VDD/2。
[0056]读出放大器12在字线WL的方向上，即，在附图的横向方向上的宽度被定义为SA节距Psa。SA节距是对应于四条位线BL的宽度，S卩，对应于四个存储器单元11的宽度。假设位线的数量或存储器单元的数量与SA节距Psa之比为η (η是2或更大的整数)，在图1中，η = 4。也就是说，SA节距Psa是存储器单元11的节距的η倍大。
[0057]图2至图4示出存储器单元的其它构造。图2是示出通过放置发送开关15来共用读出放大器12的类型的构造的视图。存储器单元阵列10被提供在读出放大器12的上面和下面。发送开关15放置在读出放大器12和存储器单元阵列10之间。放置在读出放大器12上面和下面的发送开关15选择性地导通/截止。因此，存储器单元阵列10之一连接到读出放大器12。
[0058]图2示出上部存储器单元10连接到读出放大器12的状态。预充电器件PRE有时被放置在发送开关15外侧的位线BL的一侧。在图2中，四条位线BL对应于一个读出放大器12并且η = 4。也就是说，SA节距Psa是存储器单元11的节距的η倍大。因此，SA节距Psa被限定为存储器单元11的节距的整数倍。
[0059]图3示出开位型存储器单元构造。读出放大器12放置在存储器单元阵列10的上面和下面。一个读出放大器12连接到上部存储器单元11和下部存储器单元11。在存储器单元阵列10的四条位线BL之中，两条位线连接到上部读出放大器12并且另两条位线连接到下部读出放大器12。当放置在读出放大器12上面的存储器单元阵列10的位线BL连接到存储器单元11时，放置在读出放大器12下面的存储器单元阵列10的位线BL处于参考电势。或者，当放置在读出放大器12下面的存储器单元阵列10的位线BL通过字线的选择而连接到存储器单元11时，放置在读出放大器12上面的存储器单元阵列10的位线BL处于参考电势。
[0060]当选择字线WL时，由于两条位线BL连接到存储器单元11，因此源自未选择侧的存储器单元11的位线BL用作参考电势。在图3中，两条位线BL对应于一个读出放大器12并且η = 2。也就是说，SA节距Psa被限定为存储器单元11的节距的整数倍。
[0061]图4示出在不能对两条位线BL的节距放置读出放大器12的情况下使用的开位构造。对于四条位线BL，读出放大器被放置成两级构造。也就是说，两个读出放大器12在垂直方向上相邻的两个存储器单元10之间放置成上下两级。通道互连件(passinterconnect) 17穿过与存储器单元阵列10相邻的读出放大器12。然后,第二级的读出放大器12利用通道互连件17连接到位线BL。在这种情况下，读出放大器可以处于与图2中的状态相同的状态。也就是说，在图4中，四条位线BL对应于一个读出放大器12并且η =4。在日本未经审查的专利申请公布N0.Hei7(1995)-254650中公开了图4中示出的构造。另外，在日本未经审查的专利申请公布N0.2001-266569中公开了其它构造。在这个公布中，多个SA被放置成每个均略有位移，以在SA列中插入其它电路(器件)。然而，构思的相同之处在于，SA节距Psa是位线节距的η倍大。
[0062]如图1至图4中示出的，读出放大器12存在各种布局。然而，鉴于位线BL的周期，SA节距Psa是存储器单元11的整数倍的基本思想不变。在实际DRAM中，比率经常是η =4。然后，通过重复相同布局构造DRAM。
[0063](读出放大器的电路图)
[0064]然后，将参照图5描述读出放大器12的电路。图5是示出常规读出放大器12和存储器单元阵列10的电路图。图5示出对应于一对位线的读出放大器12的电路。因此，图5中示出的存储器单元阵列10和读出放大器12在DRAM中重复布置。也就是说，多个存储器单元阵列10和读出放大器12在横向方向上并置。
[0065]如上所述，存储器单元阵列10具有多个存储器单元11和与多个存储器单元11连接的字线WL和位线BT。图5示出两个存储器单元11、两条字线WLO和WLl、两条位线BT和BN0这两条位线BT和BN是用于读取一个存储器单元11的信息的位线对。例如，当选择字线WLO时，位线BT连接到存储器单元11并且位线BN是用于读出放大器12的参考电势线。因此，位线BT和BN配对，用于读取数据。
[0066]读出放大器12具有放大器部21、预充电部22和Y开关部23。放大器部21是提供有与图1至图4中示出的锁存器FF 13对应的电路的区域。放大器部21具有PMOS对25和NMOS对26。PMOS对25具有放大PMOS晶体管SPT和放大PMOS晶体管SPN。NMOS对26具有放大NMOS晶体管SNT和放大PNOS晶体管SNN。因此，放大器部21包括具有两对，即，PMOS对25和NMOS对26的触发器。
[0067]放大PMOS晶体管SPT和SPN的源极连接到公共源极线SAP。放大NMOS晶体管SNT和SNN的源极连接到公共源极线SAN。放大PMOS晶体管SPT的漏极和放大NMOS晶体管SNT的漏极连接到位线BT。放大PMOS晶体管SPT的栅极和放大NMOS晶体管SNT的栅极连接到位线BN。放大PMOS晶体管SPN的漏极和放大NMOS晶体管SNN的漏极连接到位线BN。放大PMOS晶体管SPN的栅极和放大NMOS晶体管SNN的栅极连接到位线BT。公共源极线SAP利用晶体管SEP连接到电源电压VDD。公共源极线SAN利用晶体管SEN连接到地。当晶体管SEP和SEN驱动公共源极线SAP和SAN中的每条时，放大器部21执行放大操作。
[0068]预充电部22在放大操作之前执行预充电。预充电部22对应于提供有图1至图4中示出的预充电部PRE的区域。预充电部22具有作为NMOS晶体管的预充电晶体管PCT和PCN和均衡晶体管EQ。预充电信号线PDL连接到预充电晶体管PCT和PCN和均衡晶体管EQ的栅极。在放大操作之前的预充电状态下，预充电信号被供应到预充电信号TOL。预充电晶体管PCT和PCN是用于将电势固定到预充电电势的电势固定晶体管。均衡晶体管EQ是用于均衡位线对的晶体管。
[0069]当供应预充电信号时，预充电晶体管PCT和PCN和均衡晶体管EQ导通。当预充电晶体管PCT导通时，位线BL被设置成预充电电压HVDD。当预充电晶体管导通时，位线BL被设置成预充电电压HVDD。预充电电压HVDD例如是电源电压VDD的一半的电压。均衡晶体管EQ放置在位线BT和位线BN之间。当均衡晶体管EQ导通时，位线BT和位线BN连接。也就是说，均衡晶体管EQ通过预充电信号均衡位线对BT和BN。因此，通过预充电晶体管PCT和PCN和均衡晶体管EQ三者执行预充电操作。
[0070]Y开关部23选择列。也就是说，Y开关部23对应于提供有图1至图4中示出的列选择开关YSW的区域。Y开关部23从连续放置的多个读出放大器12中选择将连接到公共总线DBUS的读出放大器12。Y开关部23选择性地将多个位线对连接到公共总线DBUS。
[0071]Y开关部23具有作为NMOS晶体管对的开关晶体管YT和YN。公共总线DBUS具有公共总线DT和公共总线DN。开关晶体管YT插入在位线BT和公共总线DT之间。开关晶体管YN插入在位线BN和公共总线DN之间。公共选择信号Y被输入到开关晶体管YT和YN的栅极。列选择信号利用列选择信号线Y被供应到开关晶体管YT和YN的栅极。
[0072]开关晶体管YT和YN被列选择信号线Y上的列选择信号导通。当开关晶体管YT导通时，位线BT连接到公共总线DT。当开关晶体管YN导通时，位线BN连接到公共总线DN。例如，当在进行读取时Y开关部23将位线BT和BN连接到公共总线DT和DN时，被放大器部21放大的位线信号被供应到公共总线DBUS。在进行写入时，Y开关部23将写信息从公共总线DBUS发送到位线BT和BN。通过组合由字线WL进行的选择和由Y开关部23进行的列选择，可以从存储器矩阵中选择地址。图5中示出的电路是读出放大器12的示例，还可以使用不同电路的读出放大器12。
[0073](常规读出放大器的二维布局)
[0074]图6是示出常规读出放大器12中的晶体管的布置示例的布局图。图6示出两个相邻的读出放大器12。在图6中，附图中的垂直方向(纵向方向)是位线方向。在下面对布局的描述中，垂直于位线方向的方向被定义为横向方向。横向方向是字线方向。在SA中，晶体管中的每个具有扩散层41和栅极g。各个晶体管的栅极g被放置成跨扩散层41。在各晶体管中，栅极g两侧的扩散层41变成源极和漏极。也就是说，各个晶体管形成在扩散层41内。
[0075]两个读出放大器12在横向方向上并置。在这个示例中，左边的读出放大器12的位线BT和BN分别是位线BTO和ΒΝ0，右边的读出放大器12的位线BT和BN分别是位线BTl和BNl。位线BTO和BNO形成位线对。位线BTl和BNl形成位线对。另外，列选择信号线Y还以相同方式包括列选择信号线YO和Y1。列选择信号线YO和Yl示出要选择的列地址。
[0076]PMOS对25放置在SA节距Psa中。PMOS对25具有两个栅极g。这两个栅极g中的一个对应于放大PMOS晶体管SPT并且其中的另一个对应于放大PMOS晶体管SPN。这两个栅极g放置在位线方向上。也就是说，放大PMOS晶体管SPT和SPN的栅极g的纵向方向是沿着位线方向。放大PMOS晶体管SPT和SPN的沟道宽度方向是沿着位线方向。放大PMOS晶体管SPT和放大PMOS晶体管SPN共用扩散层41。也就是说，放大PMOS晶体管SPT的栅极g和放大PMOS晶体管SPN的栅极g被放置成跨一体形成的扩散层41。公共源极线SAP连接到线性形状的两个栅极g之间的扩散层41。因此，放大PMOS晶体管SPT和放大PMOS晶体管SPN共用公共源极线SAP侧的扩散层41。
[0077]以相同的方式，NMOS对26放置在SA节距Psa中。为NMOS晶体管26提供两个栅极g。这两个栅极g中的一个对应于放大NMOS晶体管SNT并且其中的另一个对应于放大NMOS晶体管SNN。这两个栅极g放置在位线方向上。也就是说，放大NMOS晶体管SNT和SNN的栅极g的纵向方向是沿着位线方向。然后，放大NMOS晶体管SNT和SNN的沟道宽度方向是沿着位线方向。放大NMOS晶体管SNT和放大NMOS晶体管SNN共用扩散层41。也就是说，放大NMOS晶体管SNT的栅极g和放大NMOS晶体管SNN的栅极g被放置成跨一体形成的扩散层41。公共源极线SAN连接到两个线性形状的栅极g之间的扩散层41。因此，放大NMOS晶体管SNT和放大NMOS晶体管SNN共用公共源极线SAN侧的扩散层41。在各SA节距中，在PMOS对25和NMOS对26之间晶体管布置是相同的。
[0078]以相同的方式，Y开关部23的NMOS对放置在SA节距Psa中。两个栅极g放置在SA节距Psa中。这两个栅极g中的一个对应于开关晶体管YT并且其中的另一个对应于开关晶体管YN。这两个栅极g放置在位线方向上。也就是说，开关晶体管YT和YN的栅极g的纵向方向是沿着位线方向。然后，开关晶体管YT和YN的沟道宽度方向是沿着位线方向。在两个相邻的SA中，开关晶体管YN共用扩散层41。在两个相邻的SA中，开关晶体管YT共用扩散层41。
[0079]PMOS对25、NMOS对26和Y开关部23在位线方向上并置。也就是说，NMOS对26在位线方向(垂直方向)上插入在PMOS对25和Y开关部23之间。另外，预充电部22放置在Y开关部23下面。因此，在图6中，PMOS对25、NM0S对26、Y开关部23和预充电部22以从上开始以此次序放置。预充电部22中包括的预充电晶体管PCT、PCN和EQ三者是使用T形栅极g的经改进的晶体管。预充电晶体管PCT和PCN以及EQ共用扩散层41。
[0080](读出放大器构造的构思)
[0081]将描述根据本发明的实施例的SA布局的构思。对于其中SA节距Psa是位线BL的η倍的放大器部21，在其它电路区域中采用将节距重复η的两倍或一半的布局。这可以促使构成SA的内部和相邻于SA的预充电部22和Y开关部23 —体化。因此，能够有效布局，并且SA高度可以减小。SA高度意指SA在纵向方向上，S卩，图6中的位线方向上的尺寸。通过一体化的布局减小方式可以通过连续并且公共地使用栅极信号并且共用扩散层来实现。
[0082]或者，包含在SA中的晶体管的一些或全部的栅极形状可以是线性形状。由于可以使用关于晶体管的改良规则，因此SA高度进一步减小。同时，由于不存在特殊形状的晶体管，因此可以得到节省需要特殊成本的器件开发的效果。可以只使用标准形状的晶体管，这导致产率提高。
[0083]标准形状的晶体管意指具有线性栅极的晶体管。另外，特殊形状的晶体管意指具有非线性栅极的晶体管。特殊形状的晶体管包括其中栅极弯曲成例如L形、T形、U形、O形等的晶体管。
[0084]图7示出整个构造的概念图。图7示出重复布置的读出放大器12、锁存器FF 13、YSW/PRE部14的两组的每一个。与位线对BTO和BNO对应的锁存器FF 13和YSW/PRE部14被分别示出为FFO和YSW0/PRE0。与位线对BTl和BNl对应的锁存器FF 13和YSW/PRE部14被分别示出为FFl和YSW0/PRE1。
[0085]一个锁存器FF 13的宽度限定为在横向方向上重复布置的读出放大器12的SA节距Psa。也就是说，锁存器FF 13在横向方向上的宽度与SA节距Psa相同。读出放大器12的SA节距Psa是存储器单元的节距Pcell的整数倍。Psa = n(n是整数)XPcell。SA节距Psa是对应于位线对BTO和BNO的宽度。也就是说，SA节距Psa是对应于一个位线对的宽度。与位线对BTO和BNO连接的锁存器FF 13和与位线对BTl和BNl连接的锁存器FF13在横向方向上并置。
[0086]YSW/PRE部14的宽度Pt是SA节距Psa的两倍。使YSW/PRE部14的宽度Pt比SA节距Psa，即，锁存器FF 13的宽度，更宽。与两个SA对应的YSW/PRE部14沿着位线方向并置。也就是说，与位线对BTO和BNO对应的YSW0/PRE0和与位线对BTl和BNl对应的YSW1/PRE1以上下两级放置。
[0087]图8示出整个构造的另一个概念图。一个锁存器FF 13的宽度限定为SA节距Psa。锁存器FF 13在横向方向上的宽度与SA节距Psa相同。读出放大器12的SA节距Psa是存储器单元的节距Pcell的整数倍。也就是说，Psa = m(m是整数)XPcell。SA节距Psa是对应于位线对BTO和BNO和位线对BTl和BNl的宽度。也就是说，SA节距Psa具有对应于两个位线对的宽度。与位线对BTO和BNO对应的锁存器FF 13和与位线对BTl和BNl对应的锁存器FF 13以上下两级放置。
[0088]另一方面，YSW/PRE部14的宽度Pt是SA节距Psa的一半。使YSW/PRE部14的宽度Pt比SA节距Psa，即，锁存器FF 13的宽度，更窄。两个YSW/PRE部14在横向方向上并置。也就是说，与位线对BTO和BNO对应的YSW0/PRE0和与位线对BTl和BNl对应的YSWl/PREl在横向方向上并置。
[0089]在半导体存储器中，在图7或图8中示出的构造在横向方向上重复放置。也就是说，对于SA节距Psa，锁存器FF 13以宽度Pt为节距在横向方向上重复放置。YSW/PRE部14以宽度Pt为节距在横向方向上重复放置。换句话讲，可以如下地表达半导体存储器的电路布局。半导体存储器具有将标准布局作为标准在横向方向上重复布置的构造。也就是说，锁存器FF 13的标准布局在横向方向上重复放置。以相同的方式，YSW/PRE部14的标准布局在横向方向上重复放置。通过在横向方向上布置的多个标准布局构成多个读出放大器12。
[0090]然后，在一个读出放大器12中，在YSW/PRE部14和锁存器FF 13之间节距宽度是不同的。YSW/PRE部14的重复节距是锁存器FF 13的重复节距的两倍或一半。这可以减小面积并且提闻性能。
[0091]如上所述，在横向方向上锁存器FF 13的节距不同于YSW/PRE部14的节距。对于锁存器FF 13和YSW/PRE部14，重复节距是两倍或一半。因此，假设预定数量的读出放大器12，对应于锁存器FF 13的标准布局的重复次数不同于对应于YSW/PRE部14的标准布局的重复次数。也就是说，锁存器FF 13在横向方向上重复放置的次数不同于YSW/PRE部14在横向方向上重复放置的次数。例如，当锁存器FF 13的宽度是YSW/PRE部14的两倍时，锁存器FF 13的重复次数是YSW/PRE部14的重复次数的一半。相反，当锁存器FF 13的宽度是YSW/PRE部14的一半时，锁存器FF 13的重复次数是YSW/PRE部14的重复次数的两倍。这可以减小面积并且提高性能。
[0092]实施例1
[0093](读出放大器的布局)
[0094]将参照附图描述根据这个实施例的电路布局。图9是根据这个实施例的读出放大器12的布局图。读出放大器12的基本电路与图5中示出的基本电路相同。因此，对于与图5中的内容相同的内容,将可选地省略对其的描述。另外，对于放大器部21的布局，因为这与图6中的内容相同，因此可选地省略对其的描述。放大器部21对应于图1至图4中的锁存器FF 13。
[0095]如以上已经描述的，放大器部21中的放大晶体管对的宽度限定SA节距Psa。然后，如图7中所示，预充电部22和Y开关部23的节距Pt是SA节距Psa的两倍。
[0096]在图9中，在Y开关部23和预充电部22中总共放置四个栅极g。线性栅极g在Y开关部23和预充电部22中放置成四级。在下面的描述中，栅极被称为第一级(在图9中的NMOS对26 —侧)中的栅极gl，并且朝向下侧，被称为第二级中的栅极g2、第三级中的栅极g3和第四级中的栅极g4。栅极gl至g4中的每个延伸到相邻的读出放大器节距。也就是说，栅极gl至g4中的每个形成为向着相邻的读出放大器节距突出。各个栅极g形成为跨两个SA节距Psa。
[0097]Y开关部23具有用于将多个位线对选择性地连接到公共总线DBUS的开关晶体管YT和YN。也就是说，Y开关部23具有与位线对BTO和BNO和位线对BTl和BNl对应的两个开关晶体管YT和两个开关晶体管YN。与位线对BTO和BNO对应的开关晶体管YT和YN被区分为开关晶体管YTO和ΥΝ0，并且与位线对BTl和BNl对应的开关晶体管YT和YN被区分为开关晶体管YTl和YN1。在没有指定位线的情况下，它们被称为开关晶体管YT和YN。另外，还以相同的方式区分预充电晶体管PCT和PCN以及均衡晶体管EQ。
[0098]当位线对BTO和BNO分别连接到公共总线DT和DN时，开关晶体管YTO和YNO通过列选择信号线YO的列选择信号而导通。当位线对BTl和BNl分别连接到公共总线DT和DN时，开关晶体管YTl和YNl通过列选择信号线Yl的列选择信号而导通。因此，通过导通开关晶体管YTO和YNO与开关晶体管YTl和YNl中的成对晶体管中的一个，选择将连接到公共总线DBUS的位线对。
[0099]Y开关部23具有两个栅极gl和g2。在Y开关部23中，栅极gl和g2成两级构造。列选择信号YO连接到第一级中的栅极gl，用于选择位线对BTO和ΒΝ0，列选择信号Yl连接到第二级中的栅极g2，用于选择位线对BTl和BNl。Y开关部23的栅极gl和g2中的每个沿着横向方向形成。也就是说，垂直于位线方向的方向是栅极宽度W的方向。另外，Y开关部23的两个栅极gl和g2被放置成在位线方向上分隔开。Y开关部23的两个栅极gl和g2沿着横向方向线性形状并且具有基本上相同的形状。
[0100]具体地，第一级中的开关晶体管YTO和YNO的栅极gl的横向方向是沿着纵向方向。Y开关部23的开关晶体管YTO和YNO的栅极宽度方向是横向方向。开关晶体管YTO和YNO的栅极gl是一个公共电极。也就是说，在线性栅极gl中，跨扩散层41a的部分用作开关晶体管YTO的栅极并且跨扩散层41b的部分用作开关晶体管YNO的栅极。
[0101]扩散层41a和扩散层41b被隔离。扩散层41a放置在位线BTO和BNO的SA放大器节距Psa中，并且扩散层41b放置在位线BTl和BNl的SA放大器节距Psa中。开关晶体管YTO和YNO的栅极g是连续的，以便跨两个扩散层41a和41b。换句话讲，开关晶体管YTO和YNO的栅极g穿过扩散层41a和41b。
[0102]开关晶体管YTl和开关晶体管YNl的栅极g2放置在第二级中。然后，以与开关晶体管YTO和YNO的栅极gl相同的方式，开关晶体管YTl和开关晶体管YNl的栅极g2是线性电极。另外，开关晶体管YTl和YNl的栅极g2穿过扩散层41a和扩散层41b。因此，与列选择信号线YO和Yl连接的栅极gl和g2形成在两个SA放大器Psa上方。
[0103]然后，开关晶体管YTO和开关晶体管YTl共用扩散层41a。两个开关晶体管YTO和YTl的扩散层41a的共用部分连接到公共总线DT。开关晶体管YTO和YTl通过扩散层41a的相同接触连接到公共总线DT。以相同的方式，开关晶体管YNO和开关晶体管YNl共用扩散层41b。两个开关晶体管YNO和YNl的扩散层41b的共用部分连接到公共总线DN。开关晶体管YNO和YNl通过扩散层41b的相同接触连接到公共总线DN。
[0104]在这种构造中，Y开关部23的节距Pt是SA节距Psa的两倍。例如，作为栅极gl和g2的电极的长度大于SA节距Psa，是Psa的大约两倍。由于高度仅通过两个连续的标准晶体管的形状确定并且栅极没有垂直突出到有源器件区域之外，因此可以容易地减小高度。由于栅极宽度W迄今为止受SA节距Psa限制，因此这种构造不是常见的。然而，由于伴随着改良的进行晶体管性能已经改进，因此可以采用上述构造。
[0105]然后，将描述预充电部22。预充电部22包括预充电晶体管PCTO和PCT1、预充电晶体管PCNO和PCNl、均衡晶体管EQO和EQl。预充电部22具有对应于六个晶体管的六个扩散层41c至41h。扩散层41c、41d和41e分别对应于预充电晶体管PCT0、预充电晶体管PCNO和均衡晶体管EQ0。扩散层41f、41g和41h分别对应于均衡晶体管EQ1、预充电晶体管PCNl和预充电晶体管PCTl。
[0106]预充电部22包括在横向方向上延伸的两个线性栅极g3和g4。这两个栅极g3和g4被放置成彼此垂直地分隔开。也就是说，这两个线性栅极g3和g4放置成上下两级。第三级中的栅极g3被放置成跨扩散层41c、41e和41g，并且第四级中的栅极g4被放置成跨扩散层41d、41f和41h。如上所述，第一级和第二级中的栅极gl和g2放置在Y开关部23中。
[0107]三个晶体管，即，预充电晶体管PCT0、均衡晶体管EQO和预充电晶体管PCN1，在横向方向上并置。第三级中的栅极g3对应于这三个晶体管，即，预充电晶体管PCT0、均衡晶体管EQO和预充电晶体管PCN1。因此，预充电晶体管PCT0、均衡晶体管EQO和预充电晶体管PCNl共用栅极g3。换句话讲，这三个晶体管，即，预充电晶体管PCT0、均衡晶体管EQO和预充电晶体管PCNl的栅极g3通过同一互连层一体地形成。通过同一层的一个电极图案形成这三个晶体管，即，预充电晶体管PCT0、均衡晶体管EQO和预充电晶体管PCNl的栅极g3。
[0108]另外，以与预充电晶体管PCTO、均衡晶体管EQO和预充电晶体管PCNl相同的方式，预充电晶体管PCT1、均衡晶体管EQl和预充电晶体管PCNO共用栅极g4。换句话讲，预充电晶体管PCT1、均衡晶体管EQl和预充电晶体管PCNO共用第四级中的栅极g4。这三个晶体管，即，预充电晶体管PCT1、均衡晶体管EQl和预充电晶体管PCNO的栅极g4通过同一互连层一体地形成。通过同一层的电极图案形成这三个晶体管，即，预充电晶体管PCT1、均衡晶体管EQl和预充电晶体管PCNO的栅极g4。
[0109]包括预充电晶体管PCNO和预充电晶体管PCTO的成对晶体管垂直地布置在左边的SA节距Psa中。包括预充电晶体管PCNl和预充电晶体管PCTl的成对晶体管垂直地布置在右边的SA节距Psa中。另一方面，由于相比于预充电晶体管PCNO和预充电晶体管PCT0，均衡晶体管EQO需要更高的驱动性能，因此使栅极宽度W更大。也就是说，由于将位线对BTO和BNO直接短路的均衡晶体管EQO确定预充电速率，因此相比于预充电晶体管PCTO和PCNO，均衡晶体管EQO趋向于更大。因此，均衡晶体管EQO没有被容纳在左边的SA节距Psa中。预充电部22的节距Pt是SA放大器节距Psa的两倍。
[0110]在图6中示出的布局中，当均衡晶体管EQ的栅极宽度W增大时，直接增大了 SA高度。然而，在图9的布局中，可以通过使用远至相邻SA区域得到大的栅极宽度W。由于栅极信号关于相邻SA器件是公共的，因此由于栅极隔离和接触区导致的损失小并且器件的大小可仅仅通过扩散层的隔离而较大。由于高度是标准形状的独立晶体管的大小的两倍，因此距离是通过设计标准确定的并且可以伴随着晶体管的改良而容易地减小。在图9中，读出放大器12中的所有晶体管是标准形状的晶体管。因此，可以只使用标准形状的晶体管提高产率。也就是说，通过只使用线性形状的栅极g使栅极g的方向布置一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局，并且可以预期高产率。此外，可以减小纵向方向上的面积。
[0111]公共总线DBUS对应于数量为m(m是2或更大的整数)的SA放置。通过选择性地导通数量为m的SA的开关晶体管Y并且将数量为m的位线对中的一个连接到公共总线DBUS，来选择列。另外，对于位于相邻I/O的边界处的列两侧的列，列地址是相同的。开关晶体管YT和YN的栅极形成为跨相邻I/O的边界。利用这种构造，可以提高开关晶体管YT和YN的性能并且可以提高存储器的可靠性。另外，可以减小用于相邻I/O之间的信号分离的间隔。可以得到有效的布局。
[0112](放大器区域中的晶体管布置的示例)
[0113]放大器部21是用于放大读出放大器12的微电压的模拟操作的一部分。这需要一种设计，该设计考虑到通过将放大PMOS晶体管SPT和SPN以及放大NMOS晶体管SNT和SNN的栅极长度L设置得略微更大导致的随机变化，并且重视晶体管的布置和形状的对称性。将参照图10至图12描述放大器部21的布局示例。图10至图12是示出确定SA节距Psa的、在放大器部21中的晶体管形状的布局示例的视图。图10至图12示出PMOS对25的布局示例。对于NMOS对26可以使用与图10至图12的构造相同的构造。
[0114]在图10中，放大PMOS晶体管SPT的栅极g和放大PMOS晶体管SPN的栅极g在纵向方向上成线性。对于放大PMOS晶体管SPT使用两个栅极g。以相同的方式，对于放大PMOS晶体管SPN使用两个栅极g。用于放大PMOS晶体管SPT的扩散层41a和用于放大PMOS晶体管SPN的扩散层41b分隔开。放大PMOS晶体管SPT的栅极g和放大PMOS晶体管SPN的栅极g布置成上下两级。
[0115]在图11中，栅极g是U形构造，并且放大PMOS晶体管SPT和放大PMOS晶体管SPN布置成上下两级。栅极g还可以是O形构造而非U形构造，并且放大PMOS晶体管SPT和放大PMOS晶体管SPN可以布置成上下两级。对于放大PMOS晶体管SPT、放大PMOS晶体管SPN和放大PMOS晶体管SPT使用一体形成的扩散层41a。
[0116]在图12中，放大PMOS晶体管SPT和放大PMOS晶体管SPN布置成上下两级，栅极g的形状是线性的。放大PMOS晶体管SPT的扩散层41a和放大PMOS晶体管SPN的扩散层41b分隔开。扩散层41a和扩散层41b布置成在横向方向上位移。那么，扩散层41a和扩散层41b中的每个的宽度大于SA节距Psa。扩散层41a和41b延伸至相邻的SA节距。相邻位线对的放大PMOS晶体管SPT共用扩散层41a。以相同的方式，相邻位线对的放大PMOS晶体管SPN共用扩散层41b。
[0117]在图10至图12的构造中的任一个中，长栅极长度L的成对晶体管在附近放置。因此，基于成对晶体管的大小，确定SA节距Psa。对于PMOS对25和NMOS对26也可以采用图10至图12的构造。另外，在随后将描述的布局中也可以使用图10至图12的构造。
[0118](列选择的分配)
[0119]接着，参照图13描述Y开关部23中的列选择的布置示例。图13是用于说明列的数量是4的情况的视图。将描述通过在各个I/O中的四个位线对中选择一个位线对来选择列的示例。在这个示例中，为一个I/O分配列地址YO至Y3。如上所述，开关晶体管YT和YN的开关晶体管对连接到YO至Y3中的每个。对于YO至Y3的开关晶体管YT和YN共用公共总线DBUS。
[0120]在I/O = O和I/O = 2中，SA从左起以Y0、Y1、Y2和Υ3的地址次序布置。在I/O=I中，SA从左起以Υ2、Υ3、Υ0和Yl的地址次序布置。另外，图13示意性示出开关晶体管YT和YN的栅极g。
[0121]在图13的布置中，在I/O = O的晶体管对Y2和Y3与I/O = I的晶体管对Y2和Y3之间没有放置晶体管对YO和Yl。因此，晶体管对Y2和Y3可以在相邻I/O的边界处物理上相邻地布置。具体地，在相邻I/O的边界处，在Y3的两侧存在Y2并且在Y2的两侧存在Y3。因此，对于1/0 = 0和1/0= I可以共用晶体管对Y2和Y3的栅极。以相同的方式，对于相邻的I/O = 2和I/O = I可以共用晶体管对YO和Yl的栅极g。换句话讲，放置遍及四个SA节距Psa的栅极g。
[0122]如上所述，在相邻I/O的边界处存在的四个SA可以共用栅极g。例如，在Y2的两个SA和Y3的两个SA中，对于开关晶体管YT和YN使用一体的栅极g。当对于图9中的布局使用图13中的列选择的布置时，可以共用跨SA节距四倍大的区域的栅极。也就是说，开关晶体管YT和YN的栅极g跨相邻I/O的边界。通过调节相邻I/O之间的YO至Y4的次序，可以进一步共同地重复栅极信号。由于在I/O的边界处器件隔离和接触不是必要的，因此开关晶体管YT和YN的栅极宽度W可以增大。因此，开关晶体管YT和YN的性能可以提高。
[0123]在这种情况下，为了避免在物理相邻的I/O中相同选择列地址⑴的选择，解码器信号的输入次序被设置成使得Y2与Y3相邻并且Yl与YO相邻。构造成使得在相邻I/O的边界处，相同的列地址不是连续的。构造成使得在相邻I/O中，相同地址的列选择信号不是连续的。这样可以提供以下效果，降低了由于与其它情况不同而观察到的位线干扰导致测试质量，并且降低了通过在照射宇宙射线下的软误差而导致一个部分处的并发故障发生率。
[0124]图14示出列的数量是6的示例作为列的数量是4或更大的示例。也就是说，为相应的I/o分配列地址YO至Y5。将描述从六列中选择一列的布局示例。在I/O = O处，Y开关部23从左起以Y0、Y1、Y2、Y3、Y4和Υ5的次序布置。在I/O = I处，Y开关部23从左起以Υ4、Υ5、Υ2、Υ3、Υ0和Yl的次序布置。在这个构造中，相邻I/O可以共用Υ4和Υ5晶体管对的栅极g。另外，尽管未示出，但在I/O = I和I/O = 2之间的边界处可以共用YO和Yl晶体管对的栅极g。因此，开关晶体管YT和YN的栅极宽度W可以增大。
[0125]图15示出列的数量是2的示例。也就是说，为各个I/O分配列地址YO和Y1。将描述用于选择两列中的一列的布局不例。在图15中，YO和Yl交替地布置。因此,所有I/O可以共用栅极g。因此，栅极g可以广泛地延伸。在图13至图15中，栅极g跨I/O边界。然后，在相邻I/O的边界处，四个或更多个开关晶体管共用栅极g。开关晶体管YT和YN的栅极宽度W可以增大。因此，可以有效地提供布局以减小面积。将清楚的是，各个I/O中的列的数量不限于2、4或6，而是可以是任何数量。
[0126]实施例2
[0127](Y开关部23中的晶体管的布置示例)
[0128]将参照图16描述根据这个实施例的半导体存储器的构造。图16是示出Y开关部23的布局的视图。由于除了 Y开关部23之外的其它构造与实施例1中的构造相同，因此将省略对其的描述。另外，由于SA的基本构造与实施例1的基本构造相同，因此将省略对与实施例1的内容相同的内容的描述。图16示出两个SA节距Psa。
[0129]在图16中，开关晶体管YT和YN的栅极宽度W被放大至SA节距Psa的两倍长。因此，在横向方向上延伸的四个栅极g在Y开关部23中放置。也就是说，栅极g布置成四级。第一级中的栅极gl对应于开关晶体管ΥΤ0，第二级中的栅极g2对应于开关晶体管YTl。第三级中的栅极g3对应于开关晶体管YNO并且第四级中的栅极g对应于开关晶体管YNl。
[0130]另外，在Y开关部23中放置两级的扩散层41a和41b。开关晶体管YTO和开关晶体管YTl共用连接到公共总线DT的扩散层41a。扩散层41a的共用部分是公共总线DT的信号接触件。栅极gl和g2放置在公共总线DT的信号接触件的上侧和下侧。开关晶体管YNO和开关晶体管YNl共用连接到公共总线DN的扩散层41b。扩散层41b的共用部分是公共总线DN的信号接触件。栅极g3和g4放置在公共总线DN的信号接触件的上侧和下侧。扩散层41a和41b形成为延伸至相邻的SA节距Psa。也就是说，扩散层41a和41b的宽度大于SA节距Psa并且形成在两个SA节距Psa上方。Y开关部23的节距是SA节距Psa的两倍。
[0131]如上所述，晶体管布置成其中开关晶体管YTO和开关晶体管YTl共用扩散层41a的上下两级构造。开关晶体管YNO和开关晶体管YNl布置成其中开关晶体管YNO和开关晶体管YNl共用扩散层41b的上下两级构造。然后，各个级中的相应晶体管具有沿着字线方向的栅极g。
[0132]在布局中，虽然相比于图9中的布局，高度方向上的大小增大，但开关晶体管YT和YN的栅极宽度W可以增大至大约节距Psa的两倍大。开关晶体管YT和YN的栅极宽度W可以增大以提高性能。通过只使用线性形状的栅极，使栅极g的布置方向均匀。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。
[0133](Y开关部23的修改形式I)
[0134]接着，将参照图17描述Y开关部23的布局的修改形式。图17示出开位型存储器单元的Y开关部23。图17示出针对四个位线对，S卩，位线对BTO和ΒΝ0、位线对BTl和BN1、位线对BT2和BN2和位线对BT3和BN3的Y开关部23。
[0135]在这个示例中，对于SA节距Psa两倍的节距，四个位线BTO至BT3在上侧从存储器单元11进入，并且四个位线BNO至BN3在下侧从存储器单元11进入。另外，在这种情况下，栅极gl至g4中的每个沿着横向方向形成。栅极gl至g4的电极长度具有SA节距Psa两倍的长度。
[0136]Y开关部23包括四个扩散层41a至41d。扩散层41a至41d被布置为2 (纵向)X2(横向)的矩阵。对于各地址的晶体管对，扩散层41是隔离的。例如，开关晶体管YTO的扩散层41a和开关晶体管YNO的扩散层41b是隔离的。另外，开关晶体管YTO和开关晶体管YTl共用扩散层41a。在开关晶体管YT2和YT3的扩散层41d中，也是同样这种构造。在开关晶体管YN2和YN3的扩散层41c中，也是同样这样。扩散层41a和扩散层41d对角地布置，并且扩散层41b和扩散层41c对角地布置。
[0137]四个栅极gl至g4布置成上下四级。另外，利用这种构造，Y开关部23的节距是SA节距Psa的两倍，并且可以得到上述的有利效果。仅仅通过使用线性形状的栅极gl至g4，使栅极g的布置方向是一致的。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。
[0138](Y开关部23的修改形式2)
[0139]将参照图18描述Y开关部23的布局的修改形式2。图18示出SA节距Psa三倍大的区域。也就是说，图18示出针对三个位线对，S卩，位线对BTO和ΒΝ0、位线对BTl和BNl和位线对BT2和BN2的Y开关部23。在图18中示出的布局中，栅极g弯曲成U形构造，在横向方向上的两侧成直角。由于除了栅极g的形状之外的其它基本构造与实施例1中的构造相同，因此将可选地省略对其的描述。
[0140]在这个构造中，不必将栅极g的突出部分和在扩散层41末端与列选择信号线Y的连接接触件布置在横向方向上。这样能够增大Y开关部23的晶体管的栅极宽度W。尽管由于栅极的上突出和下突出而导致高度增大，但在设计准则和晶体管大小的组合方面可以得到最佳布局。另外，在上开关晶体管YTl和下开关晶体管YN2之间，公共栅极区域位移了SA节距。也就是说，栅极g在横向方向上的突出位置在上下栅极g之间位移。这是考虑到使从位线连接到扩散层41的信号互连容易的布局。
[0141](Y开关部23的修改形式3)
[0142]接着，将参照图19描述Y开关部23的布局的修改形式3。图19示出针对位线对BTO和ΒΝ0、位线对BTl和BNl、位线对BT2和BN2和位线对BT3和BN3的四个位线对的Y开关部23。另外，图19示出SA节距Psa四倍大的区域。
[0143]在图19中，以与图16的构造相同的方式，栅极g形成U形构造。扩散层41b形成为比SA节距Psa宽的宽度并且在突出到相邻SA节距Psa的同时形成。另外，连接到公共总线DN的扩散层41b被垂直地添加并且在相邻的左右SA之间共用。也就是说，与将连接到开关晶体管YNO至YN3的公共总线DN连接的扩散层41b被共用。利用这种构造，对于四个开关晶体管YN可以共用公共扩散层41b。尽管在附图中未示出，但对于相邻的SA也共用连接到公共总线DT的扩散层41a和41c。扩撒层41之间的隔离区可以减小。相比于图18，开关晶体管YT和YN的栅极宽度W可以进一步增大。例如，由于器件隔离区和接触件不是必要的，因此扩散层41的大小可以增大并且栅极宽度W可以变宽。
[0144]图9中示出的Y开关部23的布局可以被修改成图16至图19中的任一个中示出的布局。还可以组合图16至图19中示出的Y开关部23的布局和图10至图12中示出的PMOS对25的布局。
[0145]实施例3
[0146](预充电部22中的晶体管布置的示例)
[0147]将参照图20描述根据实施例3的半导体存储器的构造。图20是预充电部22中的晶体管的布局视图。对于实施例1可以使用根据这个实施例的预充电部22的布局。对于与实施例1和2的内容相同的内容,将省略描述。
[0148]相比于实施例1的布局，在图20中，均衡晶体管EQ和预充电晶体管PCT共用扩散层41。在图20中，对于位线对BTO和BNO形成扩散层41a，对于位线对BTl和BNl形成扩散层41b。
[0149]均衡晶体管EQO的位线BTO侧和预充电晶体管PCTO的位线BTO侧共用扩散层41a。预充电晶体管PCNO的HVDD侧和预充电晶体管PCTO的HVDD侧共用扩散层41a。
[0150]在预充电部22中，四个栅极gl至g4沿着横向方向放置。第一级和第三级中的栅极gl和g4的长度超过SA节距Psa的长度的两倍。两个栅极g2和g3放置在第二级中。第一级中的栅极gl对应于均衡晶体管EQO和预充电晶体管PCNl。第三级中的栅极g4对应于均衡晶体管EQl和预充电晶体管PCNO。第二级中的栅极g2对应于预充电晶体管PCTO并且第二级中的另一个栅极g3对应于预充电晶体管PCTl。
[0151]均衡晶体管EQ0、预充电晶体管PCTO和预充电晶体管PCNO被布置成在位线方向上分隔开。均衡晶体管EQO的栅极1、预充电晶体管PCTO的栅极2和预充电晶体管PCNO的栅极g4是不同的栅极。以相同的方式，对于位线对BTl和BN1，均衡晶体管EQl的栅极4和预充电晶体管PCTl的栅极3与预充电晶体管PCNl的栅极gl是不同的栅极。均衡晶体管EQO和预充电晶体管PCNl共用栅极gl。均衡晶体管EQl和预充电晶体管PCNO共用栅极g4。预充电晶体管PCTO的栅极g2是独立的。预充电晶体管PCTl的栅极g3是独立的。
[0152]扩散层41a和41b形成为突出至相邻的SA节距Psa。也就是说,扩散层41a和41b中的每个比SA节距Psa宽并且形成在两个SA节距Psa上方。扩散层41a和41b分别具有延伸部411和412。因此，扩散层41a和41b均形成为L形构造，并且在位线方向上延伸的部分具有延伸部411和412。扩散层41a布局成相对于扩散层41b旋转对称。在扩散层41a中，在纵向方向上延伸的延伸部411构成预充电晶体管PCTO和预充电晶体管PCN0。在扩散层41b中，在位线方向上延伸的延伸部412构成预充电晶体管PCTl和预充电晶体管PCNl。
[0153]预充电晶体管PCNl的栅极gl延伸成跨扩散层41a。第一级中的栅极gl跨扩散层41a和延伸部412。对于均衡晶体管EQO和预充电晶体管QCNl共用的栅极gl可以被形成为SA节距Psa两倍的区域。预充电晶体管PCNO的栅极g4延伸成跨扩散层41b。第三级中的栅极g4跨扩散层41b和延伸部411。以相同的方式，可以形成对于预充电晶体管PCNO和均衡晶体管EQl共用的栅极g4。
[0154]因此，栅极宽度W可以变宽。另外，延伸部411和412被形成到扩散层41a和41b，并且预充电晶体管PCNO和PCNl放置在其中。因此，要求高性能的均衡晶体管EQ的栅极宽度可以比预充电晶体管PCN的宽度宽。通过只使用线性形状的栅极g，使栅极g的布置方向一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。预充电部22的节距是SA节距Psa的两倍大。因此，以与上述相同的方式，可以减小面积。
[0155](预充电部22的修改形式I)
[0156]图21是示出预充电部22的晶体管布置的修改形式I的布局。在图21中，放置三个扩散层41a至41c。使扩散层41b比扩散层41a和扩散层41c窄。另外，两个线性栅极gl和g2放置在预充电部22中。在图21中，由于扩散层41在纵向方向上不是隔离的并且栅极gl和g2成上下两级构造，因此电路的高度可以减小。
[0157]扩散层41a对应于预充电晶体管PCTO和均衡晶体管EQ0。扩散层41b对应于预充电晶体管PCNO和预充电晶体管PCTl。扩散层41c对应于预充电晶体管PCNl和均衡晶体管EQl。晶体管布局是旋转对称的。
[0158]均衡晶体管EQ0、预充电晶体管PCN0、均衡晶体管EQl和预充电晶体管PCNl共用上级中的栅极gl。预充电晶体管PCT0、均衡晶体管EQ0、预充电晶体管PCTl和均衡晶体管EQl共用下级中的栅极g2。
[0159]因此，均衡晶体管EQO包括并联放置在扩散层41a中的两个晶体管。均衡晶体管EQO由具有与预充电晶体管PCT和PCN的栅极宽度大致相同的栅极宽度W的晶体管和栅极宽度比预充电晶体管PCT和PCN的栅极宽度大的晶体管形成。在均衡晶体管EQO中，栅极宽度W宽的晶体管放置在上级并且栅极宽度W窄的晶体管放置在下级。以相同的方式，均衡晶体管EQl包括并联放置在扩散层41c中的两个晶体管。在均衡晶体管EQl中，窄栅极宽度W的晶体管放置在上级并且宽栅极宽度W的晶体管放置在下级。
[0160]为扩散层41b分配预充电晶体管PCNO和预充电晶体管PCTl。预充电晶体管PCNO和PCTl放置成上下两级。在两个预充电晶体管PCNO和PCNl中，公共使用被供应有预充电电势HVDD的扩散层41b。另外，预充电晶体管PCT具有与预充电晶体管PCN的栅极宽度大致相同的栅极宽度W。预充电晶体管PCN和PCT的栅极宽度W与上下两级中的均衡晶体管EQO的具有较窄栅极宽度W的晶体管的栅极宽度大致相同。
[0161]用这种构造，可以使均衡晶体管EQ的栅极宽度W比SA节距Psa大。通过只使用线性形状的栅极g，使栅极g的布置方向一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。预充电部22的节距是SA节距Psa的两倍。因此，以与之前描述相同的方式，可以减小面积。
[0162](预充电部22的修改形式2)
[0163]图22是示出预充电部22中的晶体管布置的修改形式2的布局。在图22中，放置两个扩散层41a和41b。扩散层41a和41b放置成上下两级。另外，提供沿着位线方向形成的纵向栅极51。在这个实施例中，上下两级的栅极gl和g2通过纵向栅极51连接。纵向栅极51在位线的方向上从扩散层41a延伸到扩散层41b。纵向栅极51放置在扩散层41a和41b的左端附近。
[0164]纵向栅极51用作预充电晶体管PCNO和PCTl的栅极。然后，在第一级中的栅极gl中，纵向栅极51左边的部分用作预充电晶体管PCTO的栅极。在第二级中的栅极g2中，纵向栅极51左边的部分用作预充电晶体管PCNl的栅极。纵向栅极51右边的栅极gl和g2分别用作均衡晶体管EQO和EQl的栅极。由于纵向方向51的位置是左右对称的，因此均衡晶体管EQ的栅极宽度可以比预充电晶体管PCT和PCN的宽度宽。也就是说，均衡晶体管EQ的栅极宽度W大于SA节距Psa并且可以放大至SA节距Psa的大约两倍。
[0165]在图22的布局中，对应于扩散层41a的栅极是T形构造。以相同的方式，对应于扩散层41b的栅极是T形构造。接着,在这个构造中,横向方向上的两个栅极gl和g2通过纵向栅极51连接。可以通过提供纵向栅极51将栅极形成为T形构造。因此，面积没有因高度方向上的栅极突出而增大。另外，在图22中，由于扩散层41没有在位线方向上隔离并且栅极gl和g2成上下两级构造，因此位线方向上的高度可以减小。
[0166]图9中示出的预充电部22的布局可以修改成图20至图22中的任一个中示出的布局。或者，图20至图22中示出的预充电部22的布局还可以与图10至图12中示出的PMOS对25的布局或图16至图19中示出的Y开关部23的布局组合。预充电部22的节距是SA节距Psa的两倍。因此，可以用与上述相同的方式减小面积。
[0167]实施例4
[0168](读出放大器的布局)
[0169]将参照图23描述根据实施例4的半导体存储器的构造。图23示出读出放大器12的布局。对于与实施例1至3的内容相同的内容,将省略描述。
[0170]在图23的布局中，上述的预充电部22和Y开关部23是一体的。在下面的描述中，其中预充电部22和Y开关部23 —体化的部分被称为YSW/PRE部27。PMOS对25、NMOS对26和YSW/PRE部27在位线方向上并置。图23示出两个SA节距Psa的晶体管布局。由于PMOS对25和NMOS对26与图9的相同，因此将省略对其的描述。
[0171]例如，在VDD ( 1.2V的低VDD生成时，由于预充电电压VHDD是1/2VDD，因此当预充电晶体管PCT和PCN以及均衡晶体管EQ导通时，栅极和漏极(或源极)之间的电压Vg是1/2VDD并且导通性能极其不足。对DRAM的位线进行可靠预充电的对策包括下面的方法。
[0172]方法之一是将预充电信号线VDL的电势增大至高于电源电压VDD，但这需要增大预充电晶体管PCT和PCN以及均衡晶体管EQ的栅极的膜厚度的耐高压晶体管。然而，近来变得可以使用与开关晶体管YT和YN相同的核心晶体管。另一种方法是GND电势预充电电路。在这种情况下，不必增大预充电信号VDL的电势。由于与开关晶体管YT和YN相同的核心晶体管可以在任何方法中使用，因此一体化布局设计技术变得重要。
[0173]在图23中，YSW/PRE部27包括两个扩散层41a和41b。在YSW/PRE部27中，扩散层41a放置在左边的SA节距Psa中并且扩散层41b放置在右边的SA节距Psa中。左边的SA节距Psa对应于位线对BTO和BNO的SA，并且右边的SA节距Psa对应于位线对BTl和BN2的SA。扩散层41a的布局相对于扩散层41b旋转对称。预充电晶体管PCT0、均衡晶体管EQ0、预充电晶体管PCTl和开关晶体管YTO和YTl共用扩散层41a。也就是说，一体形成的扩散层4Ia对应于预充电晶体管PCTO和PCT1、均衡晶体管EQO和开关晶体管YTO和YTI。以相同的方式，预充电晶体管PCNl和PCN0、均衡晶体管EQl、开关晶体管YNO和YNl共用扩散层41b。
[0174]YSW/PRE部27包括四个栅极gl至栅极g4。它们从最上一级起依次被称为栅极gl、栅极g2、栅极g3和栅极g4，BP,NMOS对26侧的栅极g。栅极gl与位线对BTO和BNO的预充电信号线PDL连接。栅极g2与列选择信号线YO连接。栅极g3与列选择信号线Yl连接。栅极g4与位线对BTl和BNl的预充电信号线PDL连接。四个栅极gl至栅极g4分别是沿着横向方向的线性电极。栅极gl至栅极g4中的每个延伸至相邻的读出放大器节距Psa0也就是说，栅极gl至栅极g4中的每个形成为突出至相邻的读出放大器节距Psa。从扩散层41a至扩散层41b，形成栅极gl至栅极g4中的每个。栅极gl至栅极g4中的每个具有大约SA节距Psa两倍的长度并且跨扩散层41a和41b。
[0175]开关晶体管YTO和YTl放置在左边的SA节距Psa中。开关晶体管YNO和YNl放置在右边的SA节距Psa中。栅极g2形成为在横向方向上跨扩散层41a和41b，并且公共列选择信号被供应到开关晶体管YTO和ΥΝ0。栅极g3形成为在横向方向上跨扩散层41a和41b，并且公共列选择信号被供应到开关晶体管YTl和YNl。
[0176]预充电晶体管PCTO和均衡晶体管EQO放置在左边的SA节距Psa中。预充电晶体管PCNO放置在右边的SA节距Psa中。接着，预充电晶体管PCTO、PCNO和均衡晶体管EQO共用线性栅极gl。以相同的方式，预充电晶体管PCNl和均衡晶体管EQl放置在右边的SA节距Psa中。预充电晶体管PCTl放置在左边的SA节距Psa中。接着，预充电晶体管PCTl和PCNl以及均衡晶体管EQl共用一个线性栅极g4。
[0177]开关晶体管YTO和YNO的栅极g2和开关晶体管YTl和YNl的栅极g3放置在横向方向上的相同位置并且在位线方向上分隔开。预充电晶体管PCTO和PCNO以及均衡晶体管EQO的栅极gl，和预充电晶体管PCTl和PCNl以及均衡晶体管EQl的栅极g4放置在横向方向上的相同位置并且在位线方向上分隔开。四个栅极gl至g4均放置在横向方向上的相同位置并且在位线方向上分隔开。接着，开关晶体管的两个栅极g2和栅极g3在位线方向上放置在预充电晶体管的两个栅极gl和g4之间。
[0178]在位线方向上与开关晶体管YTO的公共总线连接的扩散层和与开关晶体管YTl的公共总线连接的扩散层被共用。公共总线DT连接到被共用的扩散层41a。以相同的方式，在位线方向上与开关晶体管YNO的公共总线连接的扩散层和与开关晶体管YNl的公共总线连接的扩散层被共用。公共总线DT连接到被共用的扩散层41b。
[0179]扩散层41a和41b垂直地延伸，预充电晶体管PCT和PCN以及均衡晶体管EQ放置在其中。例如，预充电晶体管PCTO和均衡晶体管EQO放置在开关晶体管YTO上面，并且预充电晶体管PCTl放置在开关晶体管YTl下面。开关晶体管YTO和YT1、预充电晶体管PCTO和PCTl以及均衡晶体管EQO共用扩散层。具体地，与开关晶体管YTO的位线BTO连接的扩散层和与预充电晶体管PCTO和均衡晶体管EQO的BTO连接的扩散层共用扩散层41a。另夕卜，扩散层41b也具有相同的布局。因此，扩散层41a关于开关晶体管YTO和YT1、预充电晶体管PCTO和PCTl以及均衡晶体管EQO被共同地使用。
[0180]利用这种构造，放置在两个SA中的十个晶体管可以布局在两个扩散层41a和41b中。因此，扩散层41的器件隔离区可以减小并且栅极宽度W在小面积内可以变宽。另外，由于四个线性栅极gl至栅极g4用于对两个SA放置的十个晶体管，因此可以抑制SA高度增大。可以通过只使用线性形状的栅极g，使栅极g的布置方向一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。YSW/PRE部27的节距是SA节距Psa的两倍。因此，以与上述相同的方式，可以减小面积。另外，对于开关晶体管和预充电晶体管，扩散层41是一体的。因此，可以实现有效布局并且可以减小面积。可以通过在均衡晶体管EQ的位线侧和开关晶体管的位线侧之间共用扩散层41，提供有效布局。另外，可以通过对于多个晶体管共用栅极g，减少栅极g和连接互连件的连接点。另外，可以通过共用扩散层41，减小器件隔离区。这样能够得到减小面积的有效布局。
[0181](YSW/PRE部27的布局的修改形式I)
[0182]将参照图24描述其中预充电部和Y开关部一体化的YSW/PRE部27的修改形式I。图24是不出YSW/PRE部中的晶体管布局的不例的视图。对于与图23的部分相同的部分，将可选地省略描述。图24示出在开位系统中放置位线以使位线四个的每一个从上面和下面供应到YSW/PRE部27的示例。另外，图24示出四对位线对BTO和BNO至位线对BT3和BN3以SA节距Psa两倍的节距布置的示例。
[0183]在图24中，在YSW/PRE部27中，扩散层41a和41b放置在SA节距Psa两倍的范围内。扩散层41a放置在左边的SA节距Psa中。扩散层41b放置在右边的SA节距Psa中。扩散层41a的布局相对于扩散层41b旋转对称。左边的SA节距Psa对应于位线对BTO和BNO和位线对BT2和BN2的SA。右边的SA节距Psa对应于位线对BTl和BNl和位线对BT3和BN3的SA。
[0184]另外，在YSW/PRE部27中放置八个栅极g。它们从最上一级起依次被称为栅极gl、栅极g2、栅极g3、栅极g4、栅极g5、栅极g6、栅极g7和栅极g8。栅极gl与位线对BTO和BNO的预充电信号线PDL连接。栅极g2与列选择信号线YO连接。栅极g3与列选择信号线Yl连接。栅极g4与位线对BTl和BNl的预充电信号线PDL连接。栅极g5与位线对BT2和BN2的预充电信号线PDL连接，栅极g6与列选择信号线Y2连接。栅极g7与列选择信号线Y3连接。栅极g8与位线对BT3和BN3的预充电信号线PDL连接。
[0185]在图24的布局中，对于四个SA，使用两个扩散层41a和41b。也就是说，YSW/PRE部27的扩散层41 一体地形成在上SA放大器和下SA放大器之间。因此，相比于只将图23的布局放置成两级的情况，可以减小高度。也就是说，器件隔离区可以保存于上下SA扩散层41，以有效地得到布局。
[0186]例如，开关晶体管YTO和YT3对应于一体形成的扩散层41a。另外，在扩散层41a中放置四个预充电晶体管PCT。在扩散层41a中放置均衡晶体管EQO和EQ2。以相同的方式，开关晶体管YNO至YN3放置在一体形成的扩散层41b中。在扩散层41b中放置四个预充电晶体管PCN。在扩散层41b中放置均衡晶体管EQl和EQ3。一个扩散层41携载十个晶体管。
[0187]另外，被供应有位线对BTl和BNl的预充电信号线I3DL的栅极g4和被供应有位线对BT2和BN2的预充电信号线I3DL的栅极g5连续地放置。然后，预充电晶体管PCTl和预充电晶体管PCT2共用被供应有预充电电压HVDD的扩散层。在相同的方式，预充电晶体管PCNl和预充电晶体管PCN2共用被供应有预充电电压HVDD的扩散层。因此，用于预充电电压HVDD的连接接触件的数量可以减小，以减小高度。另外，均衡晶体管EQ2被放置在扩散层41a中，并且均衡晶体管EQl被放置在扩散层41b中。
[0188]另外，均衡晶体管EQ和预充电晶体管PCT的栅极宽度W被设置成被容纳在开关晶体管YT的栅极宽度W中。例如，预充电晶体管PCT2和均衡晶体管EQ2的栅极宽度W的总宽度被容纳在开关晶体管YT2的栅极宽度W中。除了预充电晶体管PCT之外，开关晶体管YT的栅极宽度W还具有用于均衡晶体管EQ的空间。在相同的方式，均衡晶体管EQ和预充电晶体管PCN的栅极宽度W被设置成被容纳在开关晶体管YN的栅极宽度W中。因此，均衡晶体管EQ可以放置在预充电晶体管PCT或预充电晶体管PCN的横向方向上。
[0189]这种布局能够形成高器件密度的紧凑布局。通过只使用线性形状的栅极g使设置栅极g的方向一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。YSW/PRE部27的节距是SA节距Psa的两倍。因此，以与上述相同的方式，可以减小面积。
[0190](YSW/PRE部27中的布局的修改形式2)
[0191]将参照图25描述其中预充电部和Y开关部一体化的YSW/PRE部27的修改形式2。图25是示出YSW/PRE部27中的晶体管布局的示例的视图。在图25中，均衡晶体管EQ的布置相对于图23的构造是经过修改的。对于与图23中的部分相同的部分，将可选地省略描述。
[0192]在图25中，均衡晶体管EQl放置在扩散层41a中。均衡晶体管EQl放置在开关晶体管YTl下面。以相同的方式，均衡晶体管EQO放置在扩散层41b中。均衡晶体管EQO放置在开关晶体管YNO下面。扩散层41a中的均衡晶体管EQO和扩散层41b中的均衡晶体管EQO并联连接。扩散层41a中的均衡晶体管EQl和扩散层41b中的均衡晶体管EQl并联连接。利用这种构造，均衡晶体管EQ的实质上的栅极宽度W可以变宽。因此，均衡晶体管EQ的性能可以提闻。
[0193]向图23增加位线BTO和扩散层41b之间的连接点和位线BNl和扩散层41a之间的连接点。虽然信号连接比图23中的信号连接略微复杂，但可以在不增加SA高度的情况下增强均衡晶体管EQ的性能。通过只使用线性形状的栅极g使栅极g的布置方向一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的分散的布局并且可以预期高产率。
[0194]实施例5
[0195]同样，在这个实施例中，放电部和Y开关部以与实施例4中相同的方式一体化。对于与实施例1至实施例4的内容相同的内容，将省略描述。实施例5使用能够随着器件设计准则的改良而容易地减小SA闻度的布局。
[0196]将参照图26描述根据这个实施例的YSW/PRE部27中的晶体管的布局。对于与实施例I至4中的构造相同的构造，将可选地省略描述。例如，由于可以使用图9至图12中的任一个中描述的PMOS对25和NMOS对26，因此将省略对其的描述。
[0197]将参照图26描述YSW/PRE部27。对于与上述实施例中的内容相同的内容，将省略描述。在图26中,放置八个栅极gl至g8。栅极gl至g8中的每个沿着横向方向线性形成。这些栅极从最上一级起依次被称为栅极gl、栅极g2、栅极g3、栅极g4、栅极g5、栅极g6、栅极g7和栅极g8。栅极gl与列选择信号线YO连接。栅极g2与预充电信号线PDL连接。栅极g3与预充电信号线PDL连接。栅极g4与列选择信号线YO连接。栅极g5与列选择信号线Yl连接。栅极g6与预充电信号线PDL连接。栅极g7与预充电信号线PDL连接。栅极g8与列选择信号线Yl连接。
[0198]在一体形成的扩散层41a中放置两个SA的晶体管。因此，扩散层41a形成为跨两个SA节距Psa。扩散层41的宽度比SA节距Psa宽并且形成为突出至相邻节距Psa。扩散层41a是旋转对称的。另外，晶体管布局也是旋转对称的。
[0199]开关晶体管YTO和开关晶体管YNO对应于不同级中的栅极g。第一级中的栅极gl对应于开关晶体管Υ--，并且第四级中的栅极g4对应于开关晶体管ΥΝ0。以相同的方式，开关晶体管YTl和开关晶体管YNl对应于不同级中的栅极g。第五级中的栅极g5对应于开关晶体管YN1，并且第八级中的栅极g8对应于开关晶体管YT1。因此，由于开关晶体管YT和开关晶体管YN没有在横向方向上并置，因此开关晶体管YT和YN的栅极宽度W可以变宽。在这个实施例中，开关晶体管YT和YN中的每个具有大约是SA节距Psa两倍的栅极宽度W。因此，可以提高开关晶体管YT和YN的性能。
[0200]均衡晶体管EQO和预充电晶体管PCTO和PCNO的栅极g2和g3放置在开关晶体管YTO的栅极gl和开关晶体管YNO的栅极g4之间。预充电晶体管PCTO和均衡晶体管EQO在横向方向上并置。两个晶体管，即，均衡晶体管EQO和预充电晶体管PCT0，在SA节距Psa两倍的范围内并置。另外，均衡晶体管EQl和预充电晶体管PCTl和PCNl的栅极g6和g7以相同的方式放置在第五级中的栅极g5和第八级中的栅极g8之间。因此，预充电晶体管PCT和PCN以及均衡晶体管EQ的性能可以提高。另外，均衡晶体管EQ的栅极宽度W比预充电晶体管PCT和PCN的栅极宽度W宽。因此，均衡晶体管EQ的性能可以提高。
[0201]另外，开关晶体管YNO和开关晶体管YNl共用公共偏置线DN。这可减少接触件的数量。另外，由于对于两个SA使用一体的扩散层41a，因此器件隔离区可减小。因此，高度方向上的大小可以进一步减小。通过只使用线性形状的栅极g使栅极g的布置方向一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。YSW/PRE部27的节距是SA节距Psa的两倍。因此，以与上述相同的方式，可以减小面积。
[0202](YSW/PRE部27的修改形式I)
[0203]将参照图27描述YSW/PRE部27的修改形式I。对于与上述布局的内容相同的内容，将省略描述。在图27中，放置八个栅极gl至g8。栅极gl至g8中的每个沿着横向方向线性形成。在最上一级中，两个栅极gl和g2在横向方向上并置。在最下一级中，两个栅极g7和g8在横向方向上并置。因此，八个栅极gl至g8放置成六级。预充电信号线PDL连接到第一级中的栅极gl，并且列选择信号线YO连接到第一级中的另一个栅极g2。栅极g3连接到预充电信号线H)L，栅极g4连接到列选择信号线YO。栅极g5连接到列选择信号线Yl0栅极g6连接到预充电信号线TOL。预充电信号线PDL连接到栅极g7并且列选择信号线Yl连接到第六级中的另一个栅极g8。
[0204]在图27中，三个扩散层41a至41c放置在两个SA节距Psa中。扩散层41a至41c中的每个形成为矩形形状。扩散层41a和41b放置在对应于位线对BTO和BNO的SA节距Psa中。也就是说，扩散层41a和41b在横向方向上的宽度小于SA节距Psa。扩散层41c形成为其宽度比SA节距宽并且突出至相邻SA节距。扩散层41c放置在两个SA节距Psa上方。扩散层41c在横向方向上的宽度大于SA节距Psa。
[0205]扩散层41a对应于预充电晶体管PCTO和PCNO。预充电晶体管PCTO和PCNO共用与预充电电压HVDD连接的扩散层41a。扩散层41b对应于预充电晶体管PCTl和PCN1。预充电晶体管PCTl和PCNl共用与预充电电压HVDD连接的扩散层41b。扩散层41a和扩散层41b放置成上下两级。
[0206]扩散层41c的面积大于扩散层41a和扩散层41b的总面积。栅极g2、g3、g4、g5、g6和g8跨扩散层41c。栅极gl和g3跨扩散层41a。栅极g6和g7跨扩散层41b。栅极g2对应于开关晶体管ΥΤ0。栅极g3对应于均衡晶体管EQ0。栅极g4对应于开关晶体管ΥΝ0。栅极g5对应于开关晶体管YNl。栅极g6对应于均衡晶体管EQl。栅极g8对应于开关晶体管YTl。开关晶体管YNO和开关晶体管YNl共用与公共总线DN连接的扩散层41c。
[0207]在这个构造中，扩散层41c延伸至相邻SA节距。因此，均衡晶体管EQ和开关晶体管YT和YN的栅极宽度W可以比SA节距Psa宽。另外，由于它们可以被有效地布局，因此面积可以减小。通过只使用线性形状的栅极g使栅极g的布置方向一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。YSW/PRE部27的节距是SA节距Psa的两倍。因此，以与上述相同的方式，可以减小面积。
[0208](YSW/PRE部27的修改形式2)
[0209]将参照图28描述YSW/PRE部27的修改形式2。对于与上述布局的内容相同的内容，将省略描述。在图28中，放置十个栅极gl至glO。栅极g中的每个沿着横向方向线性形成。在各级中，两个栅极g在横向方向上并置。因此，十个栅极gl至glO放置成五级。
[0210]在第一级中，栅极gl连接到预充电信号线TOL，并且另一个栅极g2连接到列选择信号YO。在第二级中，栅极g3连接到预充电信号线roL，并且另一个栅极g4连接到列选择信号Yi。在第三级中，栅极g5连接到预充电信号线roL，并且另一个栅极g6连接到预充电信号线roL。在第四级中，栅极g7连接到列选择信号Y0，并且另一个栅极g8连接到预充电信号线roL。在第五级中，栅极g9连接到列选择信号Y1，并且另一个栅极glO连接到预充电信号线roL。
[0211]栅极gl对应于预充电晶体管PCN0，栅极g2对应于开关晶体管ΥΤ0。栅极g3对应于预充电晶体管PCT0，并且栅极g4对应于开关晶体管YTl。开关晶体管YTl和开关晶体管YTO共用与公共总线DT连接的扩散层。预充电晶体管PCTO和预充电晶体管PCNO共用与预充电电压HVDD连接的扩散层。
[0212]栅极g5对应于均衡晶体管EQ0，并且栅极g6对应于均衡晶体管EQl。栅极7对应于开关晶体管ΥΝ0，并且栅极g8对应于预充电晶体管PCNl。栅极9对应于开关晶体管YNl，并且栅极glO对应于预充电晶体管PCT1。开关晶体管YNO和开关晶体管YNl共用与公共总线DN连接的扩散层。预充电晶体管PCTl和预充电晶体管PCNl共用与预充电电压HVDD连接的扩散层。
[0213]两个扩散层41a和41b放置在SA节距Psa两倍的范围内。扩散层41a主要放置在位线对BTO和BNO侧的SA节距Psa中，并且其一部分具有延伸至位线对BTl和BNl侧的SA节距Psa的宽部414。扩散层41b主要放置在位线对BTl和BNl侧的SA节距Psa中，并且其一部分具有延伸至位线对BTO和BNO侧的SA节距Psa的宽部416。扩散层41a具有相对于扩散层41b旋转对称的布局。另外，晶体管布局也是旋转对称的。
[0214]在各级中，栅极g中的一个跨扩散层41a并且栅极g中的另一个跨扩散层41b。扩散层41a的窄部413和扩散层41b的宽部416在横向方向上并置，并且扩散层41b的窄部415和扩散层41a的宽部414在横向方向上并置。宽部414和416在横向方向上的宽度比SA节距Psa宽，并且窄部413和415在横向方向上的宽度比SA节距Psa窄。
[0215]预充电晶体管PCNO和PCTO以及均衡晶体管EQO的栅极gl、g3和g5跨窄部413。预充电晶体管PCNl和PCTl以及均衡晶体管EQl的栅极gl0、g8和g6跨窄部415。开关晶体管YTO和YTl的栅极g2和g4跨宽部416。开关晶体管YNO和YNl的栅极g7和g9跨宽部 414。
[0216]利用这种构造，开关晶体管YT和YN的栅极宽度W可以比SA节距Psa宽。另外，可以通过五级的栅极g得到两个SA的YSW/PRE部27的高度。因此，高度方向上的大小可以减小。通过只使用线性形状的栅极g使栅极g的布置方向一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。YSW/PRE部27的节距是SA节距Psa的两倍。因此，以与上述相同的方式，可以减小面积。
[0217]实施例6
[0218]同样,在这个实施例中，放电部和Y开关部以与实施例4和5中相同的方式一体化。对于与实施例1至实施例5的内容相同的内容，将省略描述。实施例6是对于晶体管的栅极使用除了线性形状之外的形状的示例。就器件准则而言，这是不利的，但可以提供能够进一步进行扩散层和栅极信号的共用和一体化的条件。
[0219]将参照图29描述根据这个实施例的YSW/PRE部27中的晶体管的布局。对于与实施例I至5中的构造相同的构造，将可选地省略描述。例如，由于在这个实施例中也可以使用图9至图12中的任一个中描述的PMOS对25和NMOS对26，因此将省略对其的描述。
[0220]在图29中，用于预充电晶体管PCN和PCT以及均衡晶体管EQ的栅极g均形成为T形构造并且一体化。在图29中，栅极gl至g4放置成上下四级。第二级和第三级中的栅极g2和g3通过两个纵向栅极51a和51b连接。在这个布局中，扩散层对应于预充电电压HVDD的部分被栅极围绕。第一级中的栅极gl连接到列选择信号线Y0。第二级和第三级中的栅极g2和g3以及纵向栅极51a和51b连接到预充电信号线TOL。第四级中的栅极g4连接到列信号选择线Yl。
[0221]YSW/PRE部27包括四个扩散层41a至41d。扩散层41a和41b在位线对BTO和BNO侧的SA节距Psa中放置成上下两级，扩散层41c和41d在位线对BTl和BNl侧的SA节距Psa中放置成上下两级。扩散层41a至41d中的每个具有旋转对称布局。另外，YSW/PRE部27中的晶体管布局旋转对称。
[0222]第一级中的栅极gl从扩散层41a至扩散层41c放置。也就是说，第一级中的栅极gl比SA节距Psa长并且跨两个SA节距Psa。第二级中的栅极g2被放置成跨扩散层41a。第三级中的栅极g3被放置成跨扩散层41d。第四级中的栅极g4从扩散层41b至扩散层41d放置。也就是说，第四级中的栅极g4比SA节距Psa长并且跨两个SA节距Psa。纵向栅极51a对应于扩散层41a。另一个纵向栅极51b对应于扩散层41d。通过提供纵向栅极51a和51b形成T形栅极。
[0223]对于第一级中的栅极gl，跨扩散层41a的部分是开关晶体管YTO的栅极g，并且跨扩散层41c的部分是开关晶体管YNO的栅极g。对于第二级中的栅极g2，纵向栅极51a左边的部分是均衡晶体管EQO的栅极g，并且纵向栅极51a右边的部分是预充电晶体管PCTO的栅极g。纵向栅极51a是预充电晶体管PCNO的栅极。如上所述，第二级中的栅极g2和在其下面延伸的纵向栅极51a构成预充电晶体管PCNO和PCTO以及均衡晶体管EQO的T形栅极。
[0224]以相同的方式，对于第三级中的栅极g3，纵向栅极51b右边的部分是均衡晶体管EQl的栅极，并且纵向栅极51b左边的部分是预充电晶体管PCNl的栅极g。纵向栅极51b是预充电晶体管PCTl的栅极。如上所述，第三级中的栅极g3和在其上面延伸的纵向栅极51b构成预充电晶体管PCNl和PCTl以及均衡晶体管EQl的T形栅极。这两组T形晶体管在垂直方向上是相对的并且在横向方向上是并置的。对于第四级中的栅极g4，跨扩散层41a的部分是开关晶体管YTl的栅极并且跨扩散层41d的部分是开关晶体管YNl的栅极g。
[0225]另外，开关晶体管ΥΤ0、均衡晶体管EQO和预充电晶体管PCTO共用位线BTO侧的区域。开关晶体管YN1、均衡晶体管EQl和预充电晶体管PCNl共用位线BTl侧的区域。用于连接扩散层41a和扩散层41d的预充电电压HVDD的连接线放置在被两个纵向栅极51a和51b、第二级中的栅极g2和第三级中的栅极g3围绕的区域中。
[0226]可以通过该布局得到与上述相同的效果。例如，由于YSW/PRE部27的节距是SA节距Psa的两倍，因此面积可以减小。另外，由于栅极g的级数可以减小，因此垂直大小可以减小。
[0227](YSW/PRE部27的修改形式I)
[0228]将参照图30描述YSW/PRE部27的修改形式I。对于与上述实施例中的内容相同的内容，将省略描述。相比于图28的布局，在图30中使用纵向栅极51。预充电晶体管PCN和PCT以及均衡晶体管EQ的栅极g被形成为T形构造并且一体化。
[0229]在图30中，栅极g放置成上下四级。两个栅极g2和g3放置在第二级中，两个栅极g4和g5放置在第三级中。因此，栅极gl至g6以总共6个的数量放置在横向方向上。接着，通过纵向栅极51连接第二级中的栅极g2和第三级中的另一个栅极g4。
[0230]在图30中，四个扩散层41a至41d放置在SA节距Psa两倍的区域中。扩散层41c和41d中的每个具有比SA节距Psa宽的宽度并且突出至相邻的SA节距Psa。扩散层41a和41b放置成上下两级，并且每个扩散层在横向方向上具有基本上相同的宽度。扩散层41a和41b放置在左边的SA节距Psa中。扩散层41c和41d放置成上下两级，并且扩散层41c和41d放置成上下两级，并且每个扩散层在横向方向上具有基本上相同的宽度。扩散层41c和41d从左边的SA节距Psa的内部突出至右边的SA节距Psa。因此，扩散层41c和41d在横向方向上的宽度比扩散层41a和41b在横向方向上的宽度宽。
[0231]第一级中的栅极gl连接到列选择信号线Y0。第一级中的栅极gl被放置成跨扩散层41c。在第二级中，栅极g2连接到预充电信号线TOL，并且另一个栅极g3连接到列选择信号线Yl。在第二级中，栅极g2被放置成跨扩散层41a，并且另一个栅极g3对应于扩散层41c。在第三级中，栅极g4连接到预充电信号线TOL，并且另一个栅极g5连接到列选择信号线Y0。在第三级中，栅极g4对应于扩散层41b，并且另一个栅极g5被放置成跨扩散层41d。第四级中的栅极g6连接到列选择信号线Y1。第四级中的栅极g6被放置成跨扩散层41d。
[0232]第一级中的栅极gl对应于开关晶体管ΥΤ0。在第二级中，栅极g2对应于预充电晶体管PCT0，并且另一个栅极g3对应于开关晶体管YTl。在第三级中，栅极g4对应于预充电晶体管PCN1，并且另一个栅极g5对应于开关晶体管ΥΝ0。在第四级中，栅极g6对应于开关晶体管YN1。纵向栅极51被放置成跨扩散层41a和扩散层41b。
[0233]扩散层41a对应于预充电晶体管PCTO和PCNO以及均衡晶体管EQ0。在扩散层41a中，纵向栅极51在栅极g2上面的部分是均衡晶体管EQO的栅极，并且在栅极下面的部分是预充电晶体管PCNO的栅极。如上所述，纵向栅极51和在横向侧延伸的第二级中的栅极g2构成预充电晶体管PCNO和PCTO以及均衡晶体管EQO的T形栅极。
[0234]扩散层41b对应于预充电晶体管PCTl和PCNl以及均衡晶体管EQl。在扩散层41b中，纵向栅极51在栅极g4上面的部分是预充电晶体管PCTl的栅极，并且在栅极g4下面的部分是均衡晶体管EQl的栅极。因此，纵向栅极51和在纵向栅极51的横向侧延伸的第三级中的栅极g4构成预充电晶体管PCNl和PCTl以及均衡晶体管EQl的T形栅极。接着，在位线对BTO和BNO的SA节距Psa中，两组T形晶体管在垂直方向上布置。T形栅极相对于作为轴的横向线镜像对称。
[0235]通过该布局，开关晶体管YT和YN可以布置在右边。另外，预充电晶体管PCT和PCN以及均衡晶体管EQ可以布置在左边。另外，在纵向方向上穿过两个扩散层41a和41b的纵向栅极51对应于预充电晶体管PCN0、均衡晶体管EQ0、均衡晶体管EQl和预充电晶体管PCT1。因此，可以容易地增大均衡晶体管EQ的栅极宽度W，并且可以提高均衡晶体管EQ的性能。另外，可以得到与上述相同的相同。例如，由于YSW/PRE部27的节距是SA节距Psa的两倍，因此可以减小面积。
[0236](YSW/PRE部27的修改形式2)
[0237]将参照图31描述YSW/PRE部27的修改形式2。对于与上述实施例的内容相同的内容，将省略描述。相比于图27的布局,在图31中使用纵向栅极51。一个扩散层41a被放置成SA节距Psa的四倍大的区域。也就是说，一体形成的扩散层41a形成为遍及四个SA节距Psa。
[0238]图31示出YSW/PRE部27与四个位线对BTO至BT3和BNO至BN3的布局。该布局对应于从左边的SA节距Psa起依次的位线对BTO和ΒΝ0、位线对BTl和BNl、位线对BT2和BN2和位线对BT3和BN3。由于整个布局相对于作为轴的从左边起的第二 SA节距Psa和第三SA节距Psa之间的边界是对称的，因此将省略对右边的两个SA节距Psa的布局的描述。也就是说，位线对BTO和BNO和位线对BTl和BNl的布局相对于位线对BT2和BN2和位线对BT3和BN3是镜像对称的。因此，将省略对关于位线对BT2和BN2和位线对BT3和BN3的布局的描述。另外，整个布局相对于作为轴的横向线是镜像对称的。
[0239]栅极g放置成六级。在SA节距Psa四倍大的区域中，在第一级至第六级中的每个中放置两个栅极。第一级中的栅极g被称为栅极gl和g2。以相同的方式，第二级中的栅极g被称为栅极g3和g4。第三级中的栅极g被称为栅极g5和g6,第四级中的栅极g被称为栅极g7和g8。第五级中的栅极g被称为栅极g9和glO，第六级中的栅极g被称为栅极gll 和 gl2。
[0240]第二级中的栅极g3和第五级中的栅极g9通过纵向栅极51a连接。第一级中的栅极gl和第三级中的栅极g5通过纵向栅极52a连接，并且它们形成U形构造。第四级中的栅极g7和第六级中的栅极gll通过纵向栅极53c连接并且形成U形构造。
[0241]第二级中的栅极g3、第五级中的栅极g9和纵向栅极51a连接到预充电线TOL。预充电晶体管PCN和PCT以及均衡晶体管EQ的栅极形成为T形构造并且一体化。第一级中的栅极gl、第三级中的栅极g5和纵向栅极52a连接到列选择信号线Y0。第四级中的栅极g7、第六级中的栅极gll和纵向栅极52c连接到列选择信号线Y1。
[0242]第一级中的栅极gl对应于开关晶体管ΥΤ0。第二级中的栅极g3对应于均衡晶体管EQ0。第三级中的栅极g5对应于开关晶体管ΥΝ0。第四级中的栅极g7对应于开关晶体管YN1。第五级中的栅极g9对应于均衡晶体管EQl。第六级中的栅极gll对应于开关晶体管YTI。纵向栅极5Ia从上部起依次对应于预充电晶体管PCTO、预充电晶体管PCNO、预充电晶体管PCNl和预充电晶体管PCTl。
[0243]第一级中的栅极gl和第三级中的栅极g5通过纵向栅极52a连接，第四级中的栅极g7和第六级中的栅极gll通过纵向栅极52c连接。接着，纵向栅极52a和52b被放置成跨扩散层41a上的开口部54。因此，开关晶体管YT和YN中的每个具有L形栅极g。
[0244]扩散层41a延伸至相邻的SA节距。因此，扩散层41a的隔离区域可以减小。左边的两个SA节距Psa和右边的两个SA节距Psa可以共用公共总线DN。也就是说，四个开关晶体管YTO至YT3共用公共总线DN。换句话讲，四个开关晶体管YTO至YT3具有用于接触扩散层51a的相同接触件。另外，开关晶体管YTO和开关晶体管YT2共用公共总线DT。开关晶体管YTl和开关晶体管YT3共用公共总线DT。另外，在两侧的未示出的SA节距Psa之间共用公共总线DT。因此，接触件的数量可以减少。相邻图案之间可以共用扩散层41a，并且可以使开关晶体管YT和YN的大小更大。因此，可以提供有效布局并且可以减小面积。由于YSW/PRE部27的节距大于SA节距Psa，因此可以进一步减小面积。
[0245]在迄今为止描述的布局中，在预充电部22和Y开关部23中包括的数量是晶体管总数的一半或更多的晶体管(五个晶体管，即，预充电晶体管PCT和PCN、均衡晶体管EQ、以及开关晶体管YT和YN)具有其纵向方向是沿着垂直于位线方向的垂直方向的栅极。预充电部22和开关部23中的至少一个以比读出放大器节距宽的节距重复放置。
[0246]另外，在迄今为止描述的布局中，栅极g的纵向方向是沿着垂直于位线方向的垂直方向。接着，两个晶体管的沟道在栅极g的纵向方向上连续地放置。也就是说，共用栅极g的两个开关晶体管的沟道宽度方向是沿着栅极g的纵向方向。例如，一个栅极g对应于开关晶体管YTO和YT1，并且开关晶体管YTO和YTl的沟道宽度方向是沿着栅极g的纵向方向。如上所述，两个或更多个开关晶体管的沟道在开关晶体管的栅极的纵向方向上是连续的。例如，在垂直方向上延伸的棚极g对应于开关晶体管YTO和开关晶体管YT1。也就是说，开关晶体管YTO和开关晶体管YTl共用栅极g。因此，可以为栅极g的电极图案提供有效布局并且可以减小面积。另外，根据图13至图15的构造，四个或更多个开关晶体管的沟道可以共用相邻I/o的边界中的栅极g。以相同的方式，两个或更多个预充电晶体管可以共用一个栅极g。这可以进一步减小面积。
[0247](YSW/PRE部27的修改形式3)
[0248]将参照图32描述YSW/PRE部27的修改形式3。对于与上述布局的内容相同的内容，将省略描述。在图32中，栅极g布置在纵向方向上。也就是说，在YSW/PRE部27中，晶体管的栅极g的纵向方向是沿着位线方向。接着，开关晶体管YT和YN、预充电晶体管PCT和PCN，以及均衡晶体管EQ以一体化晶体管形状实现。
[0249]YSW/PRE部27包括放置成两级的扩散层41a和41b。第一级中的扩散层41a对应于位线对BTO和BNO的晶体管，并且第二级中的扩散层41b对应于位线对BTl和BNl的晶体管。位线对BTO和BNO的布局和位线对BTl和BNl的布局相对于横向方向上的线镜像对称。因此，将省略对位线对BTl和BNl的布局的描述。
[0250]扩散层41a和41b均形成为比SA节距Psa宽并且形成为遍及两个SA节距Psa。在YSW/PRE部27中放置五个栅极gl至g5。扩散层41a对应于三个栅极gl至g3。扩散层41b对应于三个栅极g4、g2和g5。三个栅极gl至g3在横向方向上并置。左边的栅极gl对应于开关晶体管YT，并且右边的栅极g3对应于开关晶体管ΥΝ0。中间栅极g2对应于均衡晶体管EQO以及预充电晶体管PCTO和PCN0。栅极g2在中间分支并且分支中的一个对应于预充电晶体管PCTO并且分支中的另一个对应于预充电晶体管PCT0。另外栅极g2的未分支部分对应于均衡晶体管EQ0。中间栅极g2从扩散层41a延伸至扩散层41b。也就是说，中间栅极g2形成为从扩散层41a至扩散层41b并且被供应有公共预充电信号。
[0251]在左边栅极gl的左边的扩散层41a连接到公共总线DT。在右边栅极g3的右边的扩散层41a连接到公共总线DN。在左边栅极gl和中间栅极g2之间的扩散层41a连接到位线ΒΤ0。因此，开关晶体管ΥΤ0、均衡晶体管EQO和预充电晶体管PCTO共用位线BTO的扩散层41a。在右边栅极g3和中间栅极g2之间的扩散层41a连接到位线ΒΝ0。因此，开关晶体管ΥΝ0、均衡晶体管EQO和预充电晶体管PCNO共用位线BNO侧的扩散层41a。
[0252]如上所述，用于位线对BTO和BNO的开关晶体管YTO和ΥΝ0、预充电晶体管PCTO和PCNO以及均衡晶体管EQO共用一体的扩散层41a。接着，扩散层41a和扩散层41b垂直地并且对应于两列YO和Yl放置。如图7中所示，一列中的开关晶体管YTO和ΥΝ0、预充电晶体管PCTO和PCNO以及均衡晶体管EQO被容纳在SA节距Psa两倍宽度的区域中。因此，可以在栅极宽度W不变窄的情况下减小面积。
[0253]另外，在相邻的SA区域图案之间可以共用右端和左端的公共总线DT和DN的扩散层41a和41b。例如，扩散层41a左端的扩散层可以与位线对BT2和BN2(未示出)的公共总线DN的扩散层形成一体。以相同的方式，扩散层41b左端的扩散层可以与位线对BT3和BN3(未示出)的公共总线DN的扩散层形成一体。因此，可以进一步进行晶体管的一体形状以提闻面积效率。
[0254]如上所述，实施例4至6的布局具有其中开关晶体管YTO和ΥΝ0、预充电晶体管PCTO和PCNO以及均衡晶体管EQO —体形成的扩散层41a。也就是说，预充电晶体管PCTO和PCNO以及均衡晶体管EQO的扩散层与开关晶体管YTO和YNO的扩散层41a —体形成。利用这种布局，晶体管可以布置成接近扩散层的隔离区。因此，可以在栅极宽度W不变窄的情况下减小面积。
[0255]在图33的布局中，在预充电部22和Y开关部23中包含的数量是晶体管总数的一半或更多的晶体管(在这个实施例中，五个晶体管，即，预充电晶体管PCT和PCN、均衡晶体管EQ以及开关晶体管YT和YN)具有其纵向方向是沿着位线方向的栅极。接着，预充电部22和开关部23中的至少一个以比读出放大器节距宽的节距重复放置。
[0256]另外，在实施例1至实施例6的布局中，由于预充电部22和Y开关部23的节距不同于SA节距Psa，因此在横向方向上读出放大器12的重复次数和Y开关部23和预充电部22的重复次数不同。在这个实施例中，读出放大器12的重复次数是Y开关部23的重复次数和预充电部22的重复次数的两倍。另外，还可以使用其中Y开关部23和预充电部22 —体的 YSW/PRE 部 27。
[0257]实施例7
[0258]将参照图33和图34描述根据这个实施例的布局。图33是示出Y开关部23的布局的视图。图34是示出预充电部22的布局的视图。对于与实施例1至6相同的内容，将省略描述。在之前的实施例1至6中，预充电部22和Y开关部23的各个节距是SA节距Psa的两倍，如图7中所示。实施例7具有如图8中所示的布局，其中预充电部22和Y开关部23的节距是SA节距Psa的一半。
[0259]图33示出根据这个实施例的半导体存储器的Y开关部23的布局。图33示出开位构造的Y开关部23。因此，NMOS对26分别放置在Y开关部23的上面和下面。也就是说，Y开关部23放置在垂直方向上分隔开的NMOS对26之间。在图33中，对于四个位线对的Y开关部23放置在宽度是SA节距Psa两倍的区域中。在图33中，未示出预充电部22。
[0260]位线对BTO和BNO的成对放大晶体管对应于上级中左边的NMOS对26，并且位线对BTl和BNl的成对放大晶体管对应于下级中左边的NMOS对26。位线对BT2和BN2的成对放大晶体管对应于上级中右边的NMOS对26，并且位线对BT3和BN3的成对放大晶体管对应于下级中右边的NMOS对26。由于NMOS对26中的每个具有与图9的构造相同的构造，因此将省略对其的描述。图33中的Y开关部23的布局与从图17中的布局旋转90°得到的布局相同。
[0261]Y开关部23包括四个扩散层41a至41d。扩散层41a和41b在左边的SA节距Psa中放置成两级。扩散层41c和41d在右边的SA节距Psa中放置成两级。左上级的扩散层41a和左下级的扩散层41b对应于位线对BTO和BNO和位线对BTl和BN1。右上级的扩散层41c和右下级的扩散层41d对应于位线对BT2和BN2和位线对BT3和BN3。
[0262]由于在左边的SA节距Psa和右边的SA节距Psa之间布局基本上相同，因此将省略对右边的SA节距Psa的描述。也就是说，位线对BT2和BN2的晶体管布局与位线对BTO和BNO的晶体管布局相同，并且位线对BT3和BN3的晶体管布局与位线对BTl和BNl的晶体管布局相同。
[0263]Y开关部23包括四个栅极gl至g4。两个栅极gl和g2放置在左边的SA节距Psa中。两个栅极gl和g2放置在左边的SA节距Psa中。两个栅极g3、g4放置在右边的SA节距Psa中。栅极gl至g4中的每个与位线的方向平行地放置。换句话讲，栅极gl至g4是沿着位线方向的纵向栅极。栅极gl至g4中的每个具有纵向方向是沿着位线方向的线性形状。因此，位线方向平行于栅极宽度W。另外，两个栅极gl和g2被放置成在横向方向上分隔开。在这个实施例中，放置在左边的SA节距Psa中的两个栅极g被区分为左边的栅极gl和右边的栅极g2。左边的栅极gl连接到列选择信号Y0，并且右边的栅极g2连接到列选择信号Y1。栅极gl和g2被放置成分别跨扩散层41a和41b。也即使说，栅极gl和g2中的每个形成在从扩散层41a至扩散层41b的区域中。
[0264]扩散层41a对应于开关晶体管YTO和YT1，扩散层41b对应于开关晶体管YNO和YNl。扩散层41a连接到栅极gl左边的位线ΒΤ0，并且扩散层41b连接到栅极gl左边的位线BNO。扩散层41a连接到栅极g2右边的位线BTl，并且扩散层41b连接到栅极g2右边的位线BN1。扩散层41a连接到栅极gl和栅极g2之间的公共总线DT。以相同的方式，扩散层41b连接到栅极gl和栅极g2之间的公共总线DN。因此，开关晶体管YTO和YNO共用栅极gl。以相同的方式，开关晶体管YTl和YNl共用栅极g2。接着，开关晶体管YTO和开关晶体管YTl共用公共总线DT侧的扩散层41a。开关晶体管YNO和开关晶体管YNl共用公共总线DN侧的扩散层41a。
[0265]如上所述，扩散层41a和41b的左半部对应于位线对BTO和BNO的器件，并且扩散层41a和41b的右半部对应于位线对BTl和BNl的器件。另外，上开关晶体管YTO和下开关晶体管YNO共用栅极g，并且上开关晶体管YTl和下开关晶体管YNl共用栅极g。放置在纵向方向上的两个开关晶体管YT和YN可以共用对应于列信号线Y的扩散层。
[0266]因此，由于可以减少接触件的数量，因此晶体管可以被放置成接近扩散层的隔离区。因此，可以在栅极宽度W不变窄的情况下减小面积。通过只使用线性形状的栅极g使栅极g的方向布置一致。因此，这个实施例提供了可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。Y开关部23以SA节距Psa的一半的节距重复放置。因此，可以得到有效布局并且可以减小面积。
[0267]接着，将参照图34描述根据这个实施例的半导体存储器的预充电部22的布局。图34是示出根据这个实施例的半导体存储器的预充电部22的布局的视图。另外，图34中示出的布局具有像图33中一样的开位系统，并且示出宽度是SA节距Psa两倍的区域。在图34中，四个位线对的预充电部22放置在宽度是SA节距Psa两倍的区域中。一个SA的预充电部22放置在宽度是SA节距Psa —半的区域中。NMOS对26分别放置在预充电部22的上面和下面。预充电部22放置在垂直方向上分隔开的NMOS对26之间。由于NMOS对26的布置与图9中的布置相同，因此将省略对其的描述。
[0268]在宽度是SA节距Psa两倍的区域中，晶体管布局相对于作为轴的纵向线镜像对称。左边的SA节距Psa对应于位线对BTO和BNO和位线对BTl和BNl。右边的SA节距Psa对应于位线对BT2和BN2和位线对BT3和BN3。另外，同样在右SA节距和左SA节距中的每个中，晶体管布局相对于作为轴的纵向线镜像对称。
[0269]预充电部22包括九个扩散层41a至41i。扩散层41a、41b、41c和41e放置在左边的SA节距Psa中。扩散层41f、41g、41h和41i放置在右边的SA节距Psa中。扩散层41d放置在右边的SA节距Psa和左边的SA节距Psa上方。扩散层41a和扩散层41f具有镜像对称布局。扩散层41b和扩散层41g具有镜像对称布局。以相同的方式,扩散层41c和扩散层41i具有镜像对称布局，并且扩散层41e和扩散层41h具有镜像对称布局。扩散层41d具有相对于在右边的SA节距Psa和左边的SA节距Psa之间的边界线的镜像对称形状。
[0270]四个栅极gl至g4放置在宽度是SA节距Psa两倍的区域中。栅极gl至g4中的每个平行于位线方向形成。换句话讲，栅极gl至g4中的每个是沿着位线方向的纵向栅极。栅极gl至g4中的每个具有纵向方向是沿着位线方向的线性形状。因此，位线方向平行于栅极宽度W。另外，四个栅极gl至g4被放置成在横向方向上分隔开。两个栅极gl和g2放置在左边的SA节距Psa中，并且两个栅极g3和g4放置在右边的SA节距Psa中。
[0271]栅极gl连接到列选择信号YO。栅极g2连接到列选择信号Yl。栅极g3连接到列选择信号Y2。栅极g4连接到列选择信号Y3。栅极gl至g4中的每个被放置成跨三个扩散层41。例如，栅极gl放置在扩散层41a、41b和41c上方。栅极g2放置在扩散层41d、41b和41e上方。栅极g3放置在扩散层41d、41g和41h上方。栅极g4放置在扩散层41f、41g和41i上方。
[0272]扩散层41a对应于预充电晶体管PCN0，并且扩散层41c对应于均衡晶体管EQ0。扩散层41e对应于均衡晶体管EQ1。扩散层41b对应于预充电晶体管PCTO和PCT1。在扩散层41中，预充电晶体管PCTO和PCNl共用预充电电压HVDD。扩散层41d对应于预充电晶体管PCTl和PCNl。在扩散层41d中，预充电晶体管PCTl和PCN2共用预充电电压HVDD。
[0273]以相同的方式，扩散层41h对应于均衡晶体管EQ2，并且扩散层41i对应于均衡晶体管EQ3。扩散层41f对应于预充电晶体管PCT3。扩散层41g对应于预充电晶体管PCT2和PCN3。在扩散层41g中，预充电晶体管PCT2和PCN3共用预充电电压HVDD。扩散层41a和41f共用更邻近外部的SA节距Psa中的预充电电压HVDD。
[0274]如上所述，预充电晶体管PCN和PCT以及均衡晶体管EQ共用其纵向方向是沿着位线方向的栅极g。因此，放置在纵向方向上的预充电晶体管PCN和PCT以及均衡晶体管EQ三者可以共用预充电信号线TOL。由于可以减少接触件的数量，因此晶体管可以被放置成接近扩散层的隔离区。因此，可以在栅极宽度W不变窄的情况下减小面积。
[0275]通过只使用线性形状的栅极g，使栅极布置方向一致。因此，这可以提供可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。这可以提供有效的布局。
[0276](实施例7的修改形式)
[0277]将参照图35描述根据实施例7的修改形式的布局。图35是示出修改形式的布局的视图。图35示出如实施例4至6中示出的预充电部22和Y开关部23 —体的YSW/PRE部27。以与图33和图34相同的方式，YSW/PRE部27布局在SA节距Psa的一半宽度的区域中。在图35中，示出一个SA节距Psa。
[0278]NMOS对26分别放置在YSW/PRE部27的上面和下面。也就是说，YSW/PRE部27放置在垂直分隔开的两个NMOS对26之间。上NMOS对26是位线对BTO和BNO的成对放大晶体管，并且下NMOS对26是位线对BTl和BNl的成对放大晶体管。由于NMOS对26的构造与图9中的构造相同，将省略对其的描述。
[0279]YSW/PRE部27包括放置成上下两级的扩散层41a和41b。扩散层41a具有相对于扩散层41b旋转对称的布局。另外，晶体管布局也是旋转对称的。扩散层41a和41b中的每个形成为比SA节距Psa宽。因此，扩散层41a和41b突出至相邻的SA节距Psa。
[0280]YSW/PRE部27包括四个栅极gl至g4。栅极gl至g4中的每个平行于位线方向形成。换句话讲，栅极gl至g4是沿着位线方向的纵向栅极。栅极gl至g4中的每个具有纵向方向是沿着位线方向的线性形状。因此，位线方向平行于栅极宽度W。另外，四个栅极gl至g4被放置成在横向方向上分隔开。
[0281]栅极gl连接到列选择信号线Y0。栅极g2连接到预充电信号线TOL。栅极g3连接到预充电信号线roL。栅极g4连接到列选择信号线Y1。栅极gl至g4中的每个被放置成跨扩散层41a和扩散层41b。也就是说，栅极gl至g4中的每个被放置成从扩散层41至扩散层41b。
[0282]栅极gl对应于开关晶体管YTO和YNO。栅极g4对应于开关晶体管YTl和YNl。栅极g2对应于预充电晶体管PCNO和PCTO以及均衡晶体管EQ0。栅极g3对应于预充电晶体管PTNl和PCTl以及均衡晶体管EQl。
[0283]扩散层41a对应于开关晶体管YTO和YT1、预充电晶体管PCTO和PCTl和均衡晶体管EQ0。也就是说，开关晶体管YTO和YT1、预充电晶体管PCTO和PCTl以及均衡晶体管EQO共用一体的扩散层41a。扩散层41b对应于开关晶体管YNO和YN1、预充电晶体管PCNO和PCNl以及均衡晶体管EQ1。也就是说，开关晶体管YNO和YN1、预充电晶体管PCNO和PCNl以及均衡晶体管EQl共用一体的扩散层41b。
[0284]扩散层41a和41b在栅极gl的左边连接到公共总线DT。公共总线DT的扩散层41a和41b可以被左边相邻的SA节距Psa共用。以相同的方式，扩散层41a和41b在栅极g4的右边连接到公共总线DN。接着，公共总线DN的扩散层41a和41b可以被右侧相邻的SA节距Psa共用。因此，器件隔离区可以减小，以实现有效布局。
[0285]扩散层41a和41b连接到栅极g2和栅极g3之间的预充电电压HVDD。接着，在扩散层41a中，预充电晶体管PCTO和预充电晶体管PCNO共用预充电电压HVDD侧。以相同的方式，在扩散层41b中，预充电晶体管PCTl和预充电晶体管PCNl共用预充电电压HVDD侧。
[0286]扩散层41a连接到栅极gl和栅极g2之间的位线ΒΤ0。接着，预充电晶体管PCTO和均衡晶体管EQO关于栅极g2平行放置。预充电晶体管PCTO和PCNO以及均衡晶体管EQO三者共用一个纵向栅极g2。因此，预充电晶体管PCTO和PCNO以及均衡晶体管EQO三者可以共用预充电信号线。可以防止接触件的数量增加并且可以抑制面积增大。
[0287]以相同的方式，扩散层41b连接到栅极g3和栅极g4之间的位线BN1。接着，预充电晶体管PCNl和均衡晶体管EQl关于栅极g3平行放置。因此，预充电晶体管PCTl和PCNl以及均衡晶体管EQl三者共用一个垂直栅极g3。因此，预充电晶体管PCTl和PCNl以及均衡晶体管EQl三者可以共用预充电信号线。可以抑制由于接触件数量的增加而导致的面积增大。
[0288]预充电晶体管PCTl和预充电晶体管PCTO共用预充电电压HVDD侧的扩散层41a。预充电晶体管PCNI和预充电晶体管PCNO共用预充电电压HVDD侧的扩散层41b。均衡晶体管EQO和预充电晶体管PCTO共用位线BTO侧的扩散层41b。均衡晶体管EQl和预充电晶体管PCNl共用位线BNl侧的扩散层41b。均衡晶体管EQO和开关晶体管YTO共用位线BTO侧的扩散层41a。均衡晶体管EQl和开关晶体管YNl共用位线BNl侧的扩散层41b。
[0289]因此，可以抑制由于接触件数量的增加而导致的面积增大。在SA节距Psa中放置四个线性栅极gl至g4。接着，通过布置用于晶体管的四个栅极gl至4可以实现两个SA。栅极gl和g2对应于YO并且栅极g3和g4对应于Yl。因此，可以通过确定SA节距Psa的一半大小实现一个YSW/PRE部27。由于接触件的数量可以减小，因此晶体管可以被设置成接近扩散层的隔离区。因此，可以在栅极宽度W不变窄的情况下减小面积。
[0290]通过只使用线性形状的栅极g，使栅极布置方向一致。因此，这可以提供可以容易地稳定以抵抗在器件制造方面的散布的布局并且可以预期高产率。在该构造中，YSW/PRE部27以SA节距Psa的一半为节距重复放置。因此，可以有效地得到布局。
[0291]以与图33和图34的布局相同的方式，垂直布置的器件可以共用预充电信号。因此，器件隔离距离可以减至最小。因此，可以减小面积。
[0292]在实施例7中，在预充电部22和Y开关部23中包括的数量是晶体管总数的一半或更多的晶体管(在这个实施例中，五个晶体管，即，预充电晶体管PCT和PCN、均衡晶体管EQ以及开关晶体管YT和YN)具有其纵向方向是沿着位线方向的栅极。接着，在垂直于位线方向的方向上，通过PMOS对25和NMOS对26的宽度限定读出放大器的SA节距Psa。读出放大器12在垂直方向上以SA节距Psa重复放置。预充电部22和Y开关部23中的至少一个以比SA节距Psa窄的节距重复放置。例如，预充电部22和Y开关部23以SA节距Psa的一半为节距重复放置。
[0293]另外，在图32至图35的布局中，栅极g的纵向方向是沿着位线方向。接着，两个晶体管的沟道在栅极g的纵向方向上连续放置。也就是说，共用栅极g的两个开关晶体管的栅极宽度方向是沿着栅极g的纵向方向。例如，栅极g对应于开关晶体管YTO和YT1，并且开关晶体管YTO和YTl的沟道宽度方向是沿着栅极g的纵向方向。如上所述，两个或更多个开关晶体管的沟道在开关晶体管的栅极的纵向方向上是连续的。例如，在位线方向上延伸的棚极g对应于开关晶体管YTO和开关晶体管YTl。也就是说，开关晶体管YTO和开关晶体管YTl共用栅极g。这可以提供有效布局。
[0294]在实施例1至7中，当SA节距Psa被限定为存储器单元的节距Pcell的整数倍时，预充电部22和Y开关部23中的至少一个以与垂直于位线方向的垂直方向上的SA节距Psa不同的节距重复放置。另外，由于预充电部22和Y开关部23的节距不同于SA节距Psa，因此在横向方向上，读出放大器12的重复次数不同于Y开关部23和预充电部22的重复次数。在该实施例中，读出放大器12的重复次数是Y开关部23的重复次数和预充电部22的重复次数的一半。另外，还可以使用其中Y开关部23和预充电部22 —体的YSW/PRE部27。
[0295]在实施例1至7中，可以形成用于连接到栅极g或扩散层41的连接互连件而没有形成交叉点。因此，连接互连件可以只形成在一个互连层中。也就是说，在不同于栅极g的互连层上形成的连接互连件中，互连层的改变次数可以减少。
[0296]在实施例1至3中，预充电部22和Y开关部23放置在隔离的扩散层41中。另外，在这个实施例中，布局可以只对于预充电部22采用或者布局可以只对于Y开关部23采用。明显地，布局可以对于预充电部22和Y开关部23 二者采用。
[0297]在实施例4至7中，扩散层41对于预充电部22和Y开关部23而言是一体的，并且预充电部22和Y开关部23形成为YSW/PRE部27。当列选择信号线Y的栅极电压处于电源电压时，预充电晶体管PCT和PCN以及均衡晶体管EQ的栅极电压可以增大至电源电压或更高。可以可选地组合和使用实施例1至7的布局。另外，可以可选地将各个实施例的修改形式与其它实施例及其修改形式的布局组合和使用。另外，对于已经参照其它实施例描述的实施例1至7的内容，可选地省略描述，但应该清楚，对于与其它实施例相同的布局可以提供类似的效果。
[0298]上述实施例可以关于下面的附录进行部分或完全的描述，不特别受这些附录限制。
[0299](附录I)
[0300]一种半导体存储器，包括:
[0301 ] 存储器单元阵列，其具有多个存储器单元，
[0302]多个位线对，对应于存储器单元阵列的相应的列来放置，以及
[0303]读出放大器，对应于多个位线对放置成多个，用于放大在位线对之间的电势差，其中，
[0304]读出放大器包括:
[0305]预充电晶体管，每一个预充电晶体管具有扩散层并且对位线对进行预充电，以及
[0306]开关晶体管，每一个开关晶体管具有与预充电晶体管的扩散层一体形成的扩散层，用于将多个位线对选择性地连接到公共总线。
[0307](附录2)
[0308]根据附录I的半导体存储器，其中，开关晶体管的栅极具有沿着与位线方向垂直的垂直方向的纵向方向。
[0309](附录3)
[0310]根据附录2的半导体存储器，进一步具有放大器部，该放大器部包括与位线对连接的至少两个晶体管，用于放大在位线对之间的电势差，其中，
[0311]通过放大器部在垂直方向上的宽度限定读出放大器的读出放大器节距，
[0312]读出放大器在垂直方向上以读出放大器节距重复放置，并且
[0313]开关晶体管的栅极延伸至相邻的读出放大器节距。
[0314](附录4)
[0315]根据附录3的半导体存储器，其中
[0316]预充电晶体管的栅极的纵向方向是沿着垂直方向，并且
[0317]预充电晶体管的栅极延伸至相邻的读出放大器节距。
[0318](附录5)
[0319]根据附录2的半导体存储器，其中
[0320]预充电晶体管包括用于均衡位线对的均衡晶体管，并且
[0321]在均衡晶体管中与位线连接的扩散层和开关晶体管中与位线连接的扩散层被共用。
[0322](附录6)
[0323]根据附录2的半导体存储器，其中
[0324]预充电晶体管包括用于均衡位线对的均衡晶体管和固定于预充电电势的固定晶体管，并且
[0325]在均衡晶体管中与位线连接的扩散层和在固定晶体管中与位线连接的扩散层被共用。
[0326](附录7)
[0327]根据附录3的半导体存储器，其中
[0328]扩散层延伸至相邻的读出放大器节距。
[0329](附录8)
[0330]根据附录7的半导体存储器，其中
[0331]扩散层一体地形成在垂直方向上相邻的两个读出放大器中。
[0332](附录9)
[0333]根据附录8的半导体存储器，其中
[0334]公共总线连接到被在垂直方向上相邻的两个读出放大器共用的扩散层。
[0335](附录10)
[0336]根据附录2的半导体存储器，其中
[0337]多个读出放大器共用公共总线，
[0338]通过选择性地导通多个读出放大器的开关晶体管并且将多个位线对中的一个连接到公共总线来选择列，
[0339]位于相邻I/O边界处的列两侧的列的列地址是相同的，并且
[0340]开关晶体管的栅极形成为跨相邻I/O的边界。
[0341](附录11)
[0342]根据附录I的半导体存储器，其中
[0343]开关晶体管的栅极的纵向方向是沿着位线方向。
[0344](附录12)
[0345]根据附录11的半导体存储器，其中
[0346]预充电晶体管包括用于均衡位线对的均衡晶体管，并且
[0347]对于均衡晶体管的位线侧和开关晶体管的位线侧共用扩散层。
[0348](附录13)
[0349]根据附录11的半导体存储器，其中
[0350]预充电晶体管包括用于均衡位线对的均衡晶体管和固定于预充电电势的固定晶体管，并且
[0351]对于均衡晶体管的位线侧和固定晶体管的位线侧共用扩散层。
[0352](附录14)
[0353]根据附录I的半导体存储器，其中
[0354]预充电晶体管的栅极电压等于或高于开关晶体管的栅极电压。
[0355](附录15)
[0356]—种半导体存储器，包括:
[0357]存储器单元阵列，其具有多个存储器单元，
[0358]多个位线对，对应于存储器单元阵列的相应的列来放置，以及
[0359]多个读出放大器，分别对应于多个位线对来放置，并且每一个包括放大器部、开关部和预充电部，放大器部用于放大在位线对之间的电势差，开关部用于切换位线对和数据总线的连接，预充电部用于对位线对进行预充电，其中
[0360]多个读出放大器布置在与位线的延伸方向垂直的垂直方向上，并且
[0361]布置在垂直方向上的多个读出放大器的放大器部的布局图案的重复次数不同于布置在垂直方向上的多个读出放大器的开关部或预充电部的布局图案的重复次数。
[0362](附录16)
[0363]根据附录15的半导体存储器，其中
[0364]构成开关部的开关晶体管的栅极的纵向方向是沿着垂直方向并且延伸至与通过放大器部的宽度限定的读出放大器节距相邻的读出放大器节距。
[0365](附录17)
[0366]根据附录16的半导体存储器，其中
[0367]构成预充电部的预充电晶体管的栅极的纵向方向是沿着垂直方向，并且
[0368]预充电晶体管的栅极延伸至相邻的读出放大器节距。
[0369](附录18)
[0370]根据附录15的半导体存储器，其中
[0371]构成预充电部的预充电晶体管和构成开关部的开关晶体管公共地共用扩散层。
[0372](附录19)
[0373]—种半导体存储器，包括:
[0374]存储器单元阵列，具有多个存储器单元，
[0375]多个位线对，对应于存储器单元阵列的相应的列来放置，
[0376]放大晶体管，对应于多个位线对放置成多个，用于放大在位线对之间的电势差，以及
[0377]开关晶体管，选择性地将多个位线对连接到公共总线，其中
[0378]共用栅极的开关晶体管中的两个或更多个的沟道宽度方向是沿着栅极的纵向方向。
[0379](附录20)
[0380]根据附录19的半导体存储器，其中
[0381 ]栅极的纵向方向是沿着与位线方向垂直的垂直方向，并且
[0382]开关晶体管和相邻I/O的开关晶体管共用相邻I/O边界处的栅极。
[0383](附录21)
[0384]根据附录16至18中的任一项的半导体存储器，其中
[0385]预充电部和开关部中的至少一个以比通过放大器部的宽度限定的读出放大器节距宽的节距重复放置。
[0386](附录22)
[0387]一种半导体存储器，包括:
[0388]存储器单元阵列，其具有多个存储器单元，
[0389]多个位线对，对应于所述存储器单元阵列的相应的列来放置，以及
[0390]读出放大器，对应于多个位线对放置成多个，用于放大在位线对之间的电势差，其中，
[0391]读出放大器包括:
[0392]放大器部，其具有与位线对连接的成对放大晶体管，
[0393]预充电部，其具有用于对位线对进行预充电的一个或多个预充电晶体管，以及
[0394]开关部，其具有用于将多个位线对选择性地连接到公共总线的一个或多个开关晶体管，其中
[0395]在预充电部和开关部中包含的数量是晶体管总数的一半或更多的晶体管中的每个具有其纵向方向是沿着位线方向的栅极，
[0396]通过成对放大晶体管在垂直于位线方向的垂直方向上的宽度限定读出放大器的读出放大器节距，
[0397]放大器部以读出放大器节距在垂直方向上重复放置，并且
[0398]预放电部和开关部中的至少一个以与读出放大器节距不同的节距重复放置。
[0399](附录23)
[0400]根据附录22的半导体存储器，其中
[0401]预充电部和开关部中的至少一个以比读出放大器节距窄的节距重复放置。
[0402](附录24)
[0403]一种半导体存储器，包括:
[0404]存储器单元阵列，其具有多个存储器单元，
[0405]多个位线对，对应于存储器单元阵列的相应的列来放置，以及
[0406]读出放大器，对应于多个位线对放置成多个，用于放大在位线对之间的电势差，其中，
[0407]读出放大器包括:
[0408]放大器部，其具有与位线对连接的成对放大晶体管，
[0409]预充电部，其具有用于对位线对进行预充电的一个或多个预充电晶体管，以及
[0410]开关部，其具有用于将多个位线对选择性地连接到公共总线的一个或多个开关晶体管，其中
[0411]通过成对放大晶体管的宽度限定读出放大器的读出放大器节距，读出放大器节距是在垂直于位线方向的垂直方向上的存储器单元节距的整数倍，
[0412]放大器部以读出放大器节距在垂直方向上重复放置，并且
[0413]预放电部和开关部中的至少一个以与读出放大器节距不同的节距在垂直方向上重复放置。
[0414](附录25)
[0415]一种半导体存储器，包括:
[0416]存储器单元阵列，其具有多个存储器单元，
[0417]多个位线对，对应于存储器单元阵列的相应的列来放置，以及
[0418]读出放大器，对应于多个位线对放置成多个，用于放大在位线对之间的电势差，其中，
[0419]读出放大器包括:
[0420]放大器部，其具有与位线对连接的成对放大晶体管，
[0421]预充电部，其具有用于对位线对进行预充电的一个或多个预充电晶体管，以及
[0422]开关部，其具有用于将多个位线对选择性地连接到公共总线的一个或多个开关晶体管，其中
[0423]通过成对放大晶体管的宽度限定在垂直于位线方向的垂直方向上的读出放大器的读出放大器节距，
[0424]放大器部以读出放大器节距在垂直方向上重复放置，
[0425]预充电部和开关部在垂直方向上重复放置，并且
[0426]预充电部和开关部中的至少一个的重复次数不同于放大器部的重复次数。
[0427](附录26)
[0428]根据附录19至23中的任一项的半导体存储器，其中
[0429]预充电晶体管和开关晶体管公共地共用扩散层。
[0430](附录27)
[0431]根据附录18至23中的任一项的半导体存储器，其中
[0432]扩散层延伸至相邻的读出放大器节距。
[0433](附录28)
[0434]根据附录27的半导体存储器，其中
[0435]扩散层一体地形成在垂直于位线方向的垂直方向上相邻的两个读出放大器中。
[0436](附录29)
[0437]根据附录28的半导体存储器，其中
[0438]公共总线连接到在垂直方向上相邻的两个读出放大器中被公共共用的扩散层。
[0439](附录30)
[0440]根据附录19至29中的任一项的半导体存储器，其中
[0441 ]开关晶体管的栅极具有沿着垂直于位线方向的垂直方向的纵向方向，并且
[0442]开关晶体管的栅极延伸至相邻的读出放大器节距。
[0443](附录31)
[0444]根据附录19至30中的任一项的半导体存储器，其中
[0445]预充电晶体管的栅极具有沿着垂直于位线方向的垂直方向的纵向方向，并且
[0446]预充电晶体管的栅极延伸至相邻的读出放大器节距。
[0447](附录32)
[0448]根据附录15至31中的任一项的半导体存储器，其中
[0449]预充电晶体管包括用于均衡位线对的均衡晶体管，并且
[0450]均衡晶体管的位线侧和开关晶体管的位线侧公共地共用扩散层。
[0451](附录33)
[0452]根据附录15至32中的任一项的半导体存储器，其中
[0453]预充电晶体管包括用于均衡位线对的均衡晶体管和固定于预充电电势的固定晶体管，并且
[0454]均衡晶体管的位线侧和固定晶体管的位线侧共用扩散层。
[0455](附录34)
[0456]根据附录15至33中的任一项的半导体存储器，其中
[0457]预充电部以读出放大器节距的大约两倍或大约一半为节距重复放置。
[0458](附录35)
[0459]根据附录15至34中的任一项的半导体存储器，其中
[0460]开关部以读出放大器节距的大约两倍或大约一半为节距重复放置。
[0461](附录36)
[0462]根据附录I至35中的任一项的半导体存储器，其中
[0463]多个读出放大器共用公共总线，
[0464]通过选择性地导通多个读出放大器的开关晶体管并且将多个位线对中的一个连接到公共总线来选择列，
[0465]位于相邻I/O边界处的列两侧的列的列地址是相同的，并且
[0466]开关晶体管的栅极形成为跨相邻I/O的边界。
[0467](附录37)
[0468]根据附录I至36中的任一项的半导体存储器，其中
[0469]预充电晶体管的栅极电压等于或高于开关晶体管的栅极电压。
[0470]虽然已经参照优选实施例具体描述了本发明的发明人创造的发明，但应该清楚，本发明不限于上述实施例并且在不脱离其主旨的范围内可以进行各种修改。
【权利要求】
1.一种半导体存储器，包括: 存储器单元阵列，所述存储器单元阵列具有多个存储器单元； 多个位线对，所述多个位线对与所述存储器单元阵列的各列相对应地放置；以及读出放大器，所述读出放大器与所述多个位线对相对应地放置成多个，用于放大在所述位线对之间的电势差， 其中，所述读出放大器包括: 预充电晶体管，每个所述预充电晶体管具有扩散层并且对所述位线对进行预充电；以及 开关晶体管，每个所述开关晶体管具有与所述预充电晶体管的所述扩散层一体形成的扩散层，用于将所述多个位线对选择性地连接到公共总线。
2.根据权利要求1所述的半导体存储器，其中， 所述开关晶体管的栅极具有沿着与所述位线方向垂直的垂直方向的纵向方向。
3.根据权利要求2所述的半导体存储器，进一步包括: 放大器部，所述放大器部包括与所述位线对连接的至少两个晶体管，用于放大在所述位线对之间的电势差， 其中，通过所述放大器部在所述垂直方向上的宽度来限定所述读出放大器的读出放大器节距， 其中，所述读出放大器在所述垂直方向上以所述读出放大器节距重复放置， 其中，所述开关晶体管的所述栅极延伸至相邻的读出放大器节距。
4.根据权利要求3所述的半导体存储器， 其中，所述预充电晶体管的栅极的纵向方向沿着垂直方向，并且 其中，所述预充电晶体管的所述栅极延伸至所述相邻的读出放大器节距。
5.根据权利要求2所述的半导体存储器， 其中，所述预充电晶体管包括用于均衡所述位线对的均衡晶体管，并且其中，在所述均衡晶体管中与位线连接的扩散层和在所述开关晶体管中与位线连接的扩散层是共用的。
6.根据权利要求2所述的半导体存储器， 其中，所述预充电晶体管包括用于均衡所述位线对的均衡晶体管和固定于预充电电势的固定晶体管，并且 其中，在所述均衡晶体管中与所述位线连接的扩散层和在所述固定晶体管中与位线连接的扩散层是共用的。
7.根据权利要求3所述的半导体存储器，其中， 所述扩散层延伸至所述相邻的读出放大器节距。
8.根据权利要求7所述的半导体存储器，其中， 所述扩散层一体地形成在所述垂直方向上相邻的两个读出放大器中。
9.根据权利要求8所述的半导体存储器，其中， 所述公共总线连接到被所述垂直方向上相邻的所述两个读出放大器共用的所述扩散层。
10.根据权利要求2所述的半导体存储器， 其中，多个所述读出放大器公共地共用所述公共总线， 其中，通过选择性地导通多个所述读出放大器的所述开关晶体管并且将所述多个位线对中的一个连接到所述公共总线来选择列， 其中，位于相邻I/o的边界处的列的两侧的列的列地址是相同的，并且 其中，所述开关晶体管的所述栅极形成为跨所述相邻I/o的边界。
11.根据权利要求1所述的半导体存储器，其中， 所述开关晶体管的栅极的纵向方向沿着位线方向。
12.根据权利要求11所述的半导体存储器， 其中，所述预充电晶体管包括用于均衡所述位线对的均衡晶体管，并且 其中，对于所述均衡晶体管的位线侧和所述开关晶体管的位线侧，所述扩散层是共用的。
13.根据权利要求11所述的半导体存储器， 其中，所述预充电晶体管包括用于均衡所述位线对的均衡晶体管和固定于预充电电势的固定晶体管，并且 其中，对于所述均衡晶体管的位线侧和所述固定晶体管的位线侧，所述扩散层是共用的。
14.根据权利要求1所述的半导体存储器，其中， 所述预充电晶体管的栅极电压等于或高于所述开关晶体管的栅极电压。
15.—种半导体存储器,包括: 存储器单元阵列，所述存储器单元阵列具有多个存储器单元； 多个位线对，所述多个位线对与所述存储器单元阵列的各列相对应地放置；以及多个读出放大器，所述多个读出放大器分别与所述多个位线对相对应地放置，并且每一个包括放大器部、开关部和预充电部，所述放大器部用于放大在所述位线对之间的电势差，所述开关部用于切换所述位线对和数据总线的连接，所述预充电部用于对所述位线对进行预充电， 其中，所述多个读出放大器布置在与所述位线的延伸方向垂直的垂直方向上，并且其中，布置在所述垂直方向上的所述多个读出放大器的所述放大器部的布局图案的重复次数不同于布置在所述垂直方向上的所述多个读出放大器的所述开关部或所述预充电部的布局图案的重复次数。
16.根据权利要求15所述的半导体存储器，其中， 构成所述开关部的所述开关晶体管的栅极的纵向方向沿着所述垂直方向，并且延伸至与通过所述放大器部的宽度限定的读出放大器节距相邻的读出放大器节距。
17.根据权利要求16所述的半导体存储器， 其中，构成所述预充电部的所述预充电晶体管的栅极的纵向方向沿着所述垂直方向，并且 其中，所述预充电晶体管的所述栅极延伸至相邻的读出放大器节距。
18.根据权利要求15所述的半导体存储器，其中， 构成所述预充电部的所述预充电晶体管与构成所述开关部的所述开关晶体管公共地共用扩散层。
19.一种半导体存储器，包括: 存储器单元阵列，所述存储器单元阵列具有多个存储器单元； 多个位线对，所述多个位线对与所述存储器单元阵列的各列相对应地放置； 放大晶体管，所述放大晶体管与所述多个位线对相对应地放置成多个，用于放大在所述位线对之间的电势差；以及 开关晶体管，所述开关晶体管选择性地将所述多个位线对连接到公共总线， 其中，共用栅极的所述开关晶体管中的两个或更多个的沟道宽度方向沿着所述栅极的纵向方向。
20.根据权利要求19所述的半导体存储器， 其中，所述栅极的所述纵向方向沿着与所述位线方向垂直的垂直方向，并且 其中，所述开关晶体管和相邻I/o的开关晶体管共用相邻I/O的边界处的所述栅极。
【文档编号】G11C11/4091GK104299643SQ201410344421
【公开日】2015年1月21日 申请日期:2014年7月18日 优先权日:2013年7月18日
【发明者】高桥弘行 申请人:瑞萨电子株式会社