一种混合存储单元的读取电路结构的制作方法
【专利摘要】一种混合存储单元的读取电路结构，它由一个反相器和一个感知放大器及一个非易失性存储单元共同组成，反相器的输入端连接混合存储单元中选择晶体管的漏极，即连接点X；感知放大器的两个输入端一个接参考电压信号，另一个也接到混合存储单元中选择晶体管的漏极，即连接点X；该反相器由一个P型和一个N型晶体管构成，其功能是产生一个与输入信号相反的逻辑信号；该感知放大器为传统的电压比较放大器，其功能是通过放大比较两个输入电压信号输出相应的逻辑值；该非易失性存储单元由选择晶体管和混合存储单元HMC串联构成。本发明可快速、准确地读取HMC的工作模式及其在高速计算模式下的逻辑值。
【专利说明】一种混合存储单元的读取电路结构
【技术领域】
[0001]本发明涉及一种混合存储单元的读取电路结构，属于非易失性存储器【技术领域】。
【背景技术】
[0002]随着新兴的非易失性器件的不断发展，尤其是自旋转移力矩存储器STT-RAM(SpinTransfer Torque Random Access Memory)和阻变存储器RRAM(Resistive Random AccessMemory),使得normally off计算机在不久的将来成为可能。尽管STT-RAM具有快的读写速度，低功耗，无限次读写，非易失性等优势，但随着工艺技术节点的持续微缩，其数据保持能力面临巨大的挑战，在一定程度上限制了其作为大容量存储的应用。RRAM由于简单的存储单元结构，高的集成度及长的数据保持能力，是另一种很有竞争力的非易失性存储器。但由于其较慢的读写速度及相对较低的反复读写次数，在一定程度上限制了其高速计算的应用。另外，当非易失性器件用于计算时，必须确保高速及低功耗，并不要求较长的数据保持能力；而当非易失性器件用于存储时，则需要较高的集成度和长的数据保持能力。STT-RAM和RRAM的混合存储单元结构HMC(Hybrid Memory Cell),如附图1所示，便是能够同时满足两种要求的新型混合存储单元结构。本发明针对此种HMC结构提出了一种新型的读取方法，可快速、准确地读取HMC的工作模式及其在高速计算模式下的逻辑值。
【发明内容】
[0003]一、发明目的:
[0004]针对上述背景中提到的新型混合存储单元HMC，本发明提出了一种混合存储单元的读取电路结构，该结构可快速、准确地读取HMC的工作模式及其在高速计算模式下的逻辑值。
[0005]二、技术方案:
[0006]附图1是本发明一种混合存储单元的读取电路结构所涉及的非易失性存储单元的两种结构示意图，它由混合存储单元HMC同一个选择晶体管串联而成。此处的选择晶体管可以是N型(Nxy)或P型(Pxy),分别如附图1(a)和附图1(b)所示。以附图1(a)为例，混合存储单元HMC中的RRAM存储单元MIM(Metal insulator Metal)的一端连接位线BL (Bit Line)，另一端连接混合存储单元HMC中的STT-MRAM存储单元MTJ (MagneticTunnel Junct1n)的一端(如自由层或固定层)；MTJ的另一端连接N型晶体管的源极\漏极；N型晶体管的漏极\源极连接源线SL (Source Line) ;N型晶体管的栅极连接字线WL(Word Line)。
[0007]本发明一种混合存储单元的读取电路结构如附图2所示，它由一个反相器(Inverter)和一个感知放大器(Sense Amplifier,简写为S.A)及一个非易失性存储单元共同组成，反相器的输入端连接混合存储单元中选择晶体管的漏极，即连接点X ;感知放大器的两个输入端一个接参考电压信号，另一个也接到混合存储单元中选择晶体管的漏极，即连接点X。
[0008]该反相器由一个P型和一个N型晶体管构成，如附图2所示，其功能是产生一个与输入信号相反的逻辑信号；
[0009]该感知放大器可为传统的电压比较放大器，其功能是通过放大比较两个输入电压信号输出相应的逻辑值；
[0010]该非易失性存储单元由选择晶体管和混合存储单元HMC串联构成，如附图2所示，此处的选择晶体管是N型或P型，混合存储单元HMC中的RRAM存储单元MIM的一端连接位线BL，另一端连接混合存储单元HMC中的STT-MRAM存储单元MTJ的一端；STT-MRAM存储单元MTJ的另一端连接N型晶体管的源极\漏极；N型晶体管的漏极\源极连接源线SL ；N型晶体管的栅极连接字线WL，其功能是可实现高速计算和大容量存储。
[0011]该读取电路结构的工作状况分为三个阶段:
[0012]第一阶段:通过控制WL、BL及SL来选择待读取的混合存储单元HMC。
[0013]第二阶段，通过反相器输出读取混合存储单元HMC中的RRAM存储单元MIM的阻态，从而判断混合存储单元HMC所处的工作模式。当RRAM存储单元MIM处于高阻态时，通过设计的方法使得反相器的输入端电压Vx (连接点X的电压)小于反相器的转换阈值VM，从而触发反相器在其输出端0ut_M产生逻辑值I，混合存储单元HMC处于大容量存储模式；当RRAM存储单元MIM处于低阻态时，通过设计的方法使得反相器的输入端电压Vx大于反相器的转换阈值\，从而触发反相器在其输出端0ut_M产生逻辑值0，混合存储单元HMC处于高速计算模式。
[0014]第三阶段，根据第二阶段的读取结果，当RRAM存储单元MM处于低阻态时，即混合存储单元HMC处于高速计算模式时，需要进一步读取混合存储单元HMC中的STT-MRAM存储单元MTJ的阻态，当STT-MRAM存储单元MTJ分别处于高阻态和低阻态时，在X处产生的电压Vx不同，分别为电压Vx>和Vx High (VXJigh>VX Low)。将Vx与一个设计好的参考电压VMf通过感知放大器SA (Sense Amplifier)比较，从而在SA的输出端0ut_C得到对应于STT-MRAM存储单元MTJ阻态的逻辑值。
[0015]三、优点及功效:
[0016]本发明一种混合存储单元的读取电路结构可快速、准确地读取混合存储单元HMC的工作模式及其在高速计算模式下的逻辑值。
【专利附图】
【附图说明】
[0017]图1(a)为采用N型晶体管作为选择晶体管的非易失性存储单元示意图；
[0018]图1(b)为采用P型晶体管作为选择晶体管的非易失性存储单元示意图。
[0019]图中 MIM(Metal insulator Metal)为 RRAM 的存储单兀；MTJ(Magnetic TunnelJunct1n)为STT-RAM的存储单元；HMC为混合存储单元，由MM和MTJ串联构成Axy和Pxy分别为N型晶体管和P型晶体管；BL(Bit Line)为新型混合存储单元的位线；SL (SourceLine)为新型混合存储单元的源线；WL(Word Line)为新型混合存储单元的字线。
[0020]图2为针对如上所述的非易失性存储单元的读取电路结构示意图。
[0021]图中Ntl2为新型混合存储单元采用的N型选择晶体管；Vdd为高电压；Gnd为地；反相器Inverter由P型晶体管Ptll和N型晶体管Ntll组成；0ut_M为反相器输出端；VX为连接点X上的电压；V,ef为参考电压；S.A(Sense Amplifier)为感知放大器；0ut_C为感知放大器输出端。
【具体实施方式】
[0022]参照附图，进一步说明本发明的实质性特点。在此公开的实施例，其特定的结构细节和功能细节仅是描述特定实施例的目的，因此，可以以许多可选择的形式来实施本发明，且本发明不应该被理解为仅仅局限于在此提出的示例实施例，而是应该覆盖落入本发明范围内的所有变化、等价物和可替换物。另外，将不会详细描述或将省略本发明的众所周知的元件，器件与子电路，以免混淆本发明的实施例的相关细节。
[0023]图l(a)、(b)为非易失性存储单元的两种结构示意图，由HMC(MM和MTJ的串联结构)和一个选择晶体管串联构成。此处晶体管可以是N型或P型。
[0024]图1(a)为采用N型晶体管作为选择晶体管的非易失性存储单元结构示意图:混合存储单元HMC中的RRAM存储单元MIM的一端连接位线BL，另一端连接混合存储单元HMC中的STT-MRAM存储单元MTJ的一端(如自由层或固定层)；STT_MRAM存储单元MTJ的另一端连接N型晶体管Nxy的源极\漏极；N型晶体管Nxy的漏极\源极连接源线SL ；N型晶体管Nxy的栅极连接字线WL。
[0025]图1(b)为采用P型晶体管作为选择晶体管的非易失性存储单元结构示意图:P型晶体管Pxy的漏极\源极连接位线BL ；P型晶体管Pxy的源极\漏极连接混合存储单元HMC中的RRAM存储单元MIM的一端；RRAM存储单元MIM的另一端连接混合存储单元HMC中的STT-MRAM存储单元MTJ的一端(如自由层或固定层);STT_MRAM存储单元MTJ的另一端连接源线SL ；P型晶体管Pxy的栅极连接字线WL。
[0026]以采用N型晶体管作为选择晶体管的非易失性存储单元为例，图2为本发明一种混合存储单元的读取电路结构示意图。其主要由一个反相器(Inverter)和一个感知放大器(S.A)及一个混合存储单元(HMC)共同组成。其工况分为三个阶段:
[0027]第一阶段:通过给WL施加高电压(N型晶体管Ntl2导通)，并给BL和SL施以合适的电压，完成对待读取的混合存储单元HMC的选择。
[0028]第二阶段:通过反相器的输出端0ut_M来判断混合存储单元HMC所处的工作模式。当RRAM存储单元MIM处于高阻态时，混合存储单元HMC会有一个大的分压，使得在反相器输入端的电压Vx较小，通过设计使得Vx小于反相器的转换阈值VM，进而触发反相器在其输出端0ut_M输出高电平，即产生逻辑值1，混合存储单元HMC处于大容量存储模式；当RRAM存储单元MIM处于低阻态时，混合存储单元HMC会有一个小的分压，使得在反相器输入端的电压\较大，通过设计使得\大于反相器的转换阈值\，进而触发反相器在其输出端0ut_M输出低电平，即产生逻辑值0，混合存储单元HMC处于高速计算模式。
[0029]第三个阶段:根据第二阶段的读取结果，当混合存储单元HMC处于高速计算模式，即RRAM存储单元MIM处于低阻态时，需要进一步读取混合存储单元HMC中STT-MRAM存储单元MTJ的阻态。当STT-MRAM存储单元MTJ处于高阻态时，混合存储单元HMC有一个较大的压降，使得在连接点X上产生一个较低电压Vx> ;当STT-MRAM存储单元MTJ处于低阻态时，混合存储单元HMC有一个较小的压降，使得在连接点X上产生一个较高电压Vx High。利用感知放大器将Vx同参考电压Vref (VX Low<Vref<VX High)相比较，根据混合存储单元HMC中STT-MRAM存储单元MTJ阻态的不同，在感知放大器的输出端0ut_C输出相应的逻辑值。需要说明的是，当新型混合存储单元处于大容量存储模式，即混合存储单元HMC中的RRAM存储单元MIM处于高阻态时，不需要进一步判断混合存储单元HMC中STT-MRAM存储单元MTJ的阻态。
【权利要求】
1.一种混合存储单元的读取电路结构，其特征在于:它由一个反相器和一个感知放大器及一个非易失性存储单元共同组成，反相器的输入端连接混合存储单元中选择晶体管的漏极，即连接点X;感知放大器的两个输入端一个接参考电压信号，另一个也接到混合存储单元中选择晶体管的漏极，即连接点X ； 该反相器由一个P型和一个N型晶体管构成，其功能是产生一个与输入信号相反的逻辑信号； 该感知放大器为传统的电压比较放大器，其功能是通过放大比较两个输入电压信号输出相应的逻辑值； 该非易失性存储单元由选择晶体管和混合存储单元HMC串联构成，此处的选择晶体管是N型或P型，混合存储单元HMC中的RRAM存储单元MIM的一端连接位线BL，另一端连接混合存储单元HMC中的STT-MRAM存储单元MTJ的一端；STT_MRAM存储单元MTJ的另一端连接N型晶体管的源极\漏极；N型晶体管的漏极\源极连接源线SL ；N型晶体管的栅极连接字线WL，其功能是实现高速计算和大容量存储。
【文档编号】G11C16/06GK104134461SQ201410340515
【公开日】2014年11月5日 申请日期:2014年7月17日 优先权日:2014年7月17日
【发明者】张德明, 赵巍胜 申请人:北京航空航天大学