一种goa单元电路及goa电路的制作方法
【技术领域】
[0001]本发明涉及显示技术领域，特别是涉及一种GOA (Gate driver On Array，阵列基板行驱动)单元电路及GOA电路。
【背景技术】
[0002]在显示技术领域，由GOA电路驱动像素电路进行工作是公知的技术。其中，GOA电路由多个GOA单元电路级联而成，每个GOA单元电路驱动至少一行像素。
[0003]GOA单元电路可以提供两类信号:
[0004](I)扫描(SCAN)信号。扫描信号主要用于在某段时间，将该行像素的薄膜晶体管打开，以便给该行像素扫入数据信号，至该行像素电路中的电容进行存储。扫描信号或其移位信号还可以用于对电容的电位进行初始化，或对OLED的阳极进行初始化。
[0005](2)发射(EMISS1N，简写EM)信号。在扫描信号打开行像素上的薄膜晶体管时，让数据信号正确读入，禁止OLED在读入数据、初始化的过程中发光。
[0006]由此，传统的GOA单元电路就包含两个单独的部分，SCAN电路部分和EM电路部分，分别提供SCAN信号和EM信号。每个电路部分又包含各自的薄膜晶体管和电容，因此，整体的GOA单元电路及级联的GOA电路就包含了更多的薄膜晶体管和电容，而GOA电路通常是设计排列在像素电路的边缘，故不利于显示器的边框窄化设计。同时两个电路部分相互独立，则容易产生输出错位的问题。
【发明内容】
[0007]基于此，有必要提供一种GOA单元电路及GOA电路，将传统的SCAN电路部分和EM电路部分结合到一个统一的电路结构中，节省GOA单元电路所需要的薄膜晶体管及电容的数目，利于边框窄化设计，并且输出的信号稳定，不易错位。
[0008]—种GOA单元电路，包括:第一至第十薄膜晶体管、第一至第三电容、SCAN信号输入端、EM信号输入端、SCAN信号输出端、EM信号输出端、第一至第三时钟信号端、高电平端、低电平端，以及A至C电路节点；
[0009]第一薄膜晶体管的源极连接SCAN信号输入端，栅极连接第一时钟信号端，漏极连接A电路节点；
[0010]第二薄膜晶体管的源极连接第二时钟信号端，栅极连接A电路节点，漏极连接SCAN信号输出端；
[0011 ] 第三薄膜晶体管的源极连接高电平端，栅极连接EM信号输入端，漏极连接SCAN信号输出端；
[0012]第四薄膜晶体管的源极连接高电平端，栅极连接EM信号输入端，漏极连接A电路节点；
[0013]第五薄膜晶体管的源极连接EM信号输入端，栅极连接第二时钟信号端，漏极连接B电路节点；
[0014]第六薄膜晶体管的源极连接第三时钟信号端，栅极连接B电路节点，漏极连接第二电容的一端，第二电容的另一端连接B电路节点；
[0015]第七薄膜晶体管的源极连接高电平端，栅极连接B电路节点，漏极连接C电路节占.V，
[0016]第八薄膜晶体管的源极连接低电平端，栅极连接SCAN信号输出端，漏极连接C电路节点；
[0017]第九薄膜晶体管的源极连接低电平端，栅极连接B电路节点，漏极连接EM信号输出立而;
[0018]第十薄膜晶体管的源极连接高电平端，栅极连接C电路节点，漏极连接EM信号输出立而;
[0019]第一电容的一端连接A电路节点，另一端连接SCAN信号输出端；
[0020]第三电容的一端连接C电路节点，另一端连接高电平端。
[0021]进一步可选的，所述第一、第二、第三时钟信号端输入的时钟信号周期均为T，占空比同时为2/3或1/3，低电平或高电平依次间隔T/3。
[0022]进一步可选的，所述第一时钟信号端和第二时钟信号端输入的时钟信号周期均为T，占空比同时为1/2，低电平间隔T/2 ;所述第三时钟信号端输入的时钟信号与第一时钟信号端相同。
[0023]一种GOA电路，包括:高电平电源线、低电平电源线、CLKl时钟信号线、CLK2时钟信号线、CLK3时钟信号线，以及依次级联的第一至第N级GOA单元电路；所述GOA单元电路为前述的GOA单元电路；
[0024]每一级GOA单元电路的SCAN信号输出端作为下一级的SCAN信号输入端，EM信号输出端作为下一级的EM信号输入端；
[0025]所述第一至第N级GOA单元电路的高电平端均连接至高电平电源线，低电平端均连接至低电平电源线；
[0026]第(3K+1)级GOA单元电路的第一时钟信号端连接至CLKl时钟信号线，第二时钟信号端连接至CLK2时钟信号线，第三时钟信号端连接至CLK3时钟信号线；
[0027]第(3K+2)级GOA单元电路的第一时钟信号端连接至CLK2时钟信号线，第二时钟信号端连接至CLK3时钟信号线，第三时钟信号端连接至CLKl时钟信号线；
[0028]第(3K+3)级GOA单元电路的第一时钟信号端连接至CLK3时钟信号线，第二时钟信号端连接至CLKl时钟信号线，第三时钟信号端连接至CLK2时钟信号线；
[0029]其中，3K+3不超过N，K为非负整数，N为正整数。
[0030]上述GOA单元电路及GOA电路，将传统的SCAN电路部分和EM电路部分整合到一个统一的电路结构中，每个GOA单元电路只需十个薄膜晶体管及三个电容，相比于传统技术节省薄膜晶体管及电容的数目，利于边框窄化设计，并且输出的信号稳定，不易错位。
【附图说明】
[0031]图1为一个实施例中的GOA单元电路的结构示意图；
[0032]图2为图1实施例中的GOA单元电路的工作时序图；
[0033]图3为一个实施例中的GOA单元电路的结构示意图；
[0034]图4为图3实施例中的GOA单元电路的工作时序图；
[0035]图5为一个实施例中的GOA电路的结构及其应用场景图。
【具体实施方式】
[0036]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0037]参见图1、图2，在一个实施例中提供了一种GOA单元电路，包括:第一至第十薄膜晶体管、第一至第三电容、SCAN信号输入端、EM信号输入端、SCAN信号输出端、EM信号输出端、第一至第三时钟信号端、高电平端、低电平端，以及A至C电路节点。如图1，具体的电路连接关系表述为:第一薄膜晶体管Tl的源极连接SCAN信号输入端SCAN_IN，栅极连接第一时钟信号端CK1，漏极连接A电路节点；第二薄膜晶体管T2的源极连接第二时钟信号端CK2，栅极连接A电路节点，漏极连接SCAN信号输出端SCAN_0UT ;第三薄膜晶体管T3的源极连接高电平端VGH，栅极连接EM信号输入端EM_IN，漏极连接SCAN信号输出端SCAN_0UT ;第四薄膜晶体管T4的源极连接高电平端VGH，栅极连接EM信号输入端EM_IN，漏极连接A电路节点；第五薄膜晶体管T5的源极连接EM信号输入端EM_IN，栅极连接第二时钟信号端CK2，漏极连接B电路节点；第六薄膜晶体管T6的源极连接第三时钟信号端CK3，栅极连接B电路节点，漏极连接第二电容C2的一端，第二电容C2的另一端连接B电路节点；第七薄膜晶体管T7的源极连接高电平端VGH，栅极连接B电路节点，漏极连接C电路节点；第八薄膜晶体管T8的源极连接低电平端VGL，栅极连接SCAN信号输出端SCAN_0UT，漏极连接C电路节点；第九薄膜晶体管T9的源极连接低电平端VGL，栅极连接B电路节点，漏极连接EM信号输出端EM_0UT ;第十薄膜晶体管TlO的源极连接高电平端VGH，栅极连接C电路节点，漏极连接EM信号输出端EM_0UT ;第一电容Cl的一端连接A电路节点，另一端连接SCAN信号输出端SCAN_0UT ;第三电容C3的一端连接C电路节点，另一端连接高电平端VGH。
[0038]本实施例中，第一、第二和第三时钟信满足一定特征，例如有效触发电平相互间隔一定的时间，具体可按如下方式设置:第一、第二、第三时钟信号端输入的时钟信号周期均为T，占空比同时为2/3(薄膜晶体管低电平导通的情形)或1/3(薄膜晶体管高电平导通的情形)，相应的低电平或高电平依次间隔T/3。这里图2仅以低电平导通的薄膜晶体管为例，第一时钟信号端CKl输入的时钟信号CLK1、第二时钟信号端CK2输入的时钟信号CLK2、第三时钟信号端CK3输入的时钟信号CLK3，占空比均为2/3，周期均为T，低电平依次间隔
T/3。图1、图2实施例中的GOA单元电路，其工作会经历Tl至T8时间段(Tl =T2......=
T/3)，阐述如下:
[0039]Tl时间段，SCAN信号输入端SCAN_IN为高电平，EM信号输入端EM_IN为低电平，CKl端为高电平，CK2端为高电平，CK3端为低电平，第三薄膜晶体管T3、第四薄膜晶体管T4打开，此时A电路节点的电位为高电平，第二薄膜晶体管T2截止，SCAN信号输出端SCAN_OUT为高电平，第五薄膜晶体管T5截止，由于第二电容C2两端电压不能突变，B电路节点维持为低电平，第七薄膜晶体管T7打开，C电路节点电位为高电平，第十薄膜晶体管TlO截止，第九薄膜晶体管T9打开，此时EM信号输出端EM_0UT为低电平。
[0040]T2时间段，SCAN信号输入端SCAN_IN为低电平，EM信号输入端EM_IN为高电平，CKl端为低电平，CK2端为高电平，CK3端为高电平，第一薄膜晶体管Tl打开，A电路节点电位为低电平，第二薄膜晶体管T2打开，此时SCAN信号输出端SCAN_OUT信号为高电平，第五薄膜晶体管T5截止，由于第二电容C2两端电压不能突变，B电路节点继续维持低电平电位，第七薄膜晶体管T7打开，C电路节点电位为高电平，第十薄膜晶体管TlO截止，第九薄膜晶体管T9打开，此时EM信号输出端EM_OUT为低电平。
[0041]T3时间段，SCAN信号输入端SCAN_IN为高电平，EM信号输入端EM_IN为高电平，CKl端为高电平，CK2端为低电平，CK3端为高电平，第一薄膜晶体管Tl截止，由于第一电容Cl两端电压不能突变，A电路节点电位维持低电平，第二薄膜晶体管T2打开，此时SCAN信号输出端SCAN_0UT信号为低电平，第五薄膜晶体管T5打开，B电路节点电位为高电平，第九薄膜晶体管T9截止，第八薄膜晶体管T8打开，C电路节点电位为低电平，第十薄膜晶体