一种延迟单元电路的制作方法
【专利摘要】本发明涉及一种延迟单元电路，该电路包括：信号输入输出端口、第一、二反相器、反馈控制模块、节点node1、电源、电容和电阻；第一反相器输入级与信号输入端口连接，输出级与节点连接，中间级两端与电源、地连接；第二反相器输入级与节点连接，输出级与信号输出端口连接，中间级两端与电源、地连接；反馈控制模块输入级与信号输入端口连接，输出级与信号输出端连接，中间级两端与节点、地连接；电容连接于节点和地之间或者节点和电源之间；当输入端信号从低变高后，信号经过第一反相器拉低，电容通过电阻向地放电，使节点电平逐渐由高变低，延迟了输出端信号输出，直到节点电压低于翻转电平时，信号输出端电平立刻翻转从低变高，反馈模块导通，反馈模块迅速拉低节点电平。
【专利说明】一种延迟单元电路
【技术领域】
[0001 ] 本发明属于集成电路设计领域，具体涉及一种延迟单元电路。
【背景技术】
[0002]延迟单元电路，广泛应用于各种集成电路中。延迟单元可以有效地控制电路中的瞬态过电压和电压突变，对电路起缓冲作用，并保护器件安全运行。有些时间较短的延迟单元不使用数字时钟计时，而使用电阻电容形成延迟，由于电阻电容容易受到噪声干扰导致输出异常。
[0003]例如图1为现有技术的延迟单元电路。第一反相器包括第一 PMOS管(MPl)和第一NMOS (丽I)管，以下简称MP1、丽1，第二反相器包括第二 PMOS管(MP2)和第二 NMOS (丽2)管，以下简称MP2、MN2。IN为数字信号输入端口，OUT为延迟数字信号输出端口，当数字信号输入端口输入信号从低电平变高电平时，MPl截止，丽I开启，Cl通过限流电阻Rl向GND放电，图2是现有技术的延迟单元电路波形图。当节点nodel电平下降到低于由丽2，MP2组成的反相器翻转电平时，数字信号输出端口电平翻转从低变高。此时数字信号输入端口信号上升沿到数字信号输出端口信号上升沿之间有延迟，即延迟了数字信号输出端口信号的输出。当电源出现较大噪声时，则节点nodel电平在反相器翻转电平附近受到干扰，导致数字信号输出端口信号出现多次翻转，进一步影响到输出信号高低电平不稳定。图3即为受到噪声干扰的延迟单元电路波形图。
[0004]导致上述问题的根本原因在于节点nodel电平在反相器翻转电平附近不稳定。增加反馈控制模块，实现电容电压尽快远离后级信号放大电路的翻转电平，是解决上述问题的有效途径。
【发明内容】
[0005]本发明的目的是针对现有技术的不足，在延迟单元电路的基础上，增加一个反馈控制模块，从而提高延迟单元电路抗干扰能力。
[0006]为实现上述目的，本发明设计了一种延迟单元电路驱动反馈控制的方法，所述延迟单元电路包括:数字信号输入端口、数字信号输出端口、第一反相器、第二反相器、反馈控制模块、节点nodel、电源和电容；
[0007]所述第一反相器的输入级与数字信号输入端口相连接，输出级与节点nodel相连接；
[0008]所述第二反相器的输入级与节点nodel相连接，输出级与数字信号输出端口相连接；
[0009]所述第一反相器的输出级和所述第二反相器的输入级通过所述节点nodel相连接;
[0010]所述的反馈控制模块，两端输入级分别与信号输入端口、信号输出端口连接，两个连接端分别与所述节点nodel、地相连接，当所述数字信号输入端口和所述数字信号输出端口同时为第一电平时，将所述节点nodel和地相连，当所述数字信号输入端口和所述数字信号输出端口不同时为第一电平时，将所述节点nodel和地断开；
[0011]所述的电容,连接于节点nodel和地之间；
[0012]优选地，所述第一反相器包括电阻、第一 PMOS管(MPl)和第一 NMOS (丽I)管；
[0013]所述丽I的第一 NMOS衬底和源极相接并接地(接最低电平);所述MPl的衬底和源极相接并接电源(接最高电平)，所述丽I栅极和所述MPl栅极互连并做为所述第一反相器的输入级，所述MNl的漏极经由所述电阻与所述MPl的漏极相连，所述MPl的漏极作为所述第一反相器的输出级连接于所述节点nodel ；
[0014]所述第二反相器包括第二 PMOS管(MP2)和第二 NMOS (丽2)管；所述MP2的管的衬底和源极相接并接电源(接最高电平)，所述第二 NMOS衬底和源极相接并接地(接最低电平)，所述丽2栅极和所述MP2栅极互连并作为所述第一反相器的输入级连接于所述节点nodel，所述MN2的漏极和所述MP2的漏极连接做为所述数字信号输出端；
[0015]当所述数字信号输入端口的输入信号从低电平变高电平后，所述MPl截止，所述丽1、MN4导通，当所述节点nodel电平低于所述第二反相器翻转电平时,所述MP2导通,所述丽2截止，所述数字信号输出端口被拉升至所述电源电压高电平，所述丽3导通，所述反馈模块启动控制所述延迟电容放电进程。
[0016]优选地，所述反馈控制模块包括第三NMOS管(丽3)、第四NMOS管(MN4)，以下简称MN3、MN4，所述数字信号输入端驱动所述第四NMOS管的栅极，所述数字信号输出端驱动所述第三NMOS管的栅极，所述第三NMOS管的漏极连接于所述节点nodel，所述第三NMOS管的源极与所述第四NMOS管的漏极相连，所述第四NMOS管的源极接地；
[0017]当所述数字信号输入端口、所述数字信号输出端口都为高电平时，所述丽3、MN4都导通，所述的反馈控制模块开启，拉低所述节点nodel电平。
[0018]优选地,所述电容连接于所述节点nodel与地之间，当所述节点nodel电平趋向变低时，所述电容立即放电，使所述信号输出延迟。
[0019]当所述数字信号输入端口输入信号从低电平变高电平后，所述信号经过所述第一反相器拉至低电平，但所述电容通过限流电阻向地放电，使所述节点nodel电平逐渐由高变低，延迟了所述数字信号输出端口的所述信号输出，直到所述节点nodel电平低于所述第二反相器翻转电平时，所述节点nodel处信号经过所述第二反相器立即从低变高，所述数字信号输出端口电平立刻翻转从低变高，此时所述数字信号输入端口和所述数字信号输出端口同时为第一电平时，所述反馈控制模块将所述节点nodel和地相连，所述反馈控制模块形成的强下拉通路使所述节点nodel电平迅速拉低。
[0020]本发明的优点在于从数字信号输出端口取反馈信号，驱动额外通路，在数字信号输出端口延迟信号翻转后，立刻加速节点nodel信号的下降，使节点nodel信号尽快远离反相器翻转电平，从而提高延迟单元抗干扰能力。
【专利附图】
【附图说明】
[0021]图1为现有技术的延迟单元电路；
[0022]图2为现有技术的延迟单元电路的模拟波形；
[0023]图3为现有技术的延迟单元电路受噪声干扰的波形；[0024]图4为本发明公开的增加反馈控制模块的延迟单元电路；
[0025]图5为本发明公开的增加反馈控制模块的延迟单元电路波形。
【具体实施方式】
[0026]为使本发明实施例的技术方案以及优点表达的更清楚，下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。
[0027]图4为本发明延迟单元电路的示意图，如图所示,该延迟单元电路具体包括:数字信号输入端口(IN)、数字信号输出端口(OUT)、第一反相器(101)、第二反相器(102)、反馈控制模块(103)、节点nodel、电源(VDD)、电容(Cl)和电阻(R1)。
[0028]本发明实施例中，第一反相器(101)的输入级与数字信号输入端口 IN相连接,输出级与节点nodel相连接，中间级两端与电源VDD、地相连接；第二反相器(102)的输入级与节点node I相连接，输出级与数字信号输出端口 OUT相连接，中间级两端与电源VDD、地相连接；第一反相器(101)的输出级和所述第二反相器(102)的输入级通过所述节点nodel相连接；所述的反馈控制模块(103)，两端输入级分别与信号输入端口 IN、信号输出端口 OUT连接，中间级两端与节点nodel、地相连接；所述的电容,连接于节点nodel和地之间。
[0029]进一步地，工作原理如下:
[0030]第一反相器(101)由第一 PMOS管(MPl)和第一 NMOS (MNl)管组成，其作用是为了将数字输入端口的输入信号实现非门逻辑功能，当输入信号为高电平时，第一反相器将其拉至低电平，当输入信号为低电平时，第一反相器将其上拉至高电平。
[0031]第二反相器(102)由第二 PMOS管(MP2)和第二 NMOS (丽2)管组成，其作用是为了将节点nodel处的信号实现非门逻辑功能，当节点nodel处的信号为高电平时，第二反相器将其拉至低电平，当节点nodel处的信号为低电平时，第二反相器将其上拉至高电平。
[0032]反馈控制模块(103)由丽3，MN4两个NMOS管组成，其作用是为了避免节点nodel信号在反相器翻转电平附近受到干扰。当节点nodel电平一旦低于反相器翻转电平，反馈控制模块启动，加速电容的放电进程，使节点nodel处的电平被反馈控制模块形成的强下拉通路迅速拉低，在很短的时间内远离了反相器翻转电平。当数字信号输入端口和数字信号输出端口同时为高电平时，将节点nodel和地相连，当数字信号输入端口和数字信号输出端口不同时为高电平时，将节点nodel和地断开。
[0033]当数字信号输入端口输入信号从低电平变高电平后，第一反相器实现非门逻辑功能拉至低电平，此时数字信号输出端口仍为低电平，电容通过限流电阻Rl向GND放电，使节点nodel电平逐渐由高变低，一旦当节点nodel电平低于第二反相器翻转电平时，数字信号输出端口电平立刻翻转拉升至电源电压高电平，反馈控制模块启动，MN3、MN4形成的强下拉通路加速延迟电容的放电进程，使节点nodel电平迅速拉低，使节点nodel信号在很短时间内远离了反相器翻转电平，从而提高延迟单元抗干扰能力。
[0034]如图4所示，具体的，第一反相器(101)包括第一 PMOS管(MPl)和第一 NMOS (丽I)管。
[0035]在第一反相器101中:第一 PMOS管(MPl)和第一 NMOS (丽I)管按照互补对称形式串连起来构成第一反相器，第一 NMOS的衬底和源极相接并接地(接最低电平);第一 PMOS管的衬底和源极相接并接电源(接最高电平)，丽I栅极和MPl栅极互连并做为第一反相器的输入级，MNl的漏极经由电阻与MPl的漏极相连，MPl的漏极作为第一反相器的输出级连接于所述节点nodel。
[0036]在第二反相器102中，MP2和MN2按照互补对称形式连接起来构成第二反相器，第二 PMOS管的衬底和源极相接并接电源(接最高电平)，第二 NMOS衬底和源极相接并接地(接最低电平)，MN2栅极和MP2栅极互连并作为第一反相器的输入级连接于节点nodel，MN2的漏极和MP2的漏极连接做为数字信号输出端。
[0037]在反馈控制模块103中，MN3, MN4两个NMOS管组成反馈控制模块，数字信号输入端口驱动第四NMOS管的栅极，数字信号输出端口驱动第三NMOS管的栅极，第三NMOS管的漏极连接于节点nodel，第三NMOS管的源极与所述第四NMOS管的漏极相连，所述第四NMOS管的源极接地；用于加速电容的放电进程，实现延迟单元电路抗干扰能力。
[0038]当数字信号输入端口输入信号从低电平变高电平后，MPl截止，丽1、MN4导通，第一反相器实现非门逻辑功能拉至低电平，此时数字信号输出端口仍为低电平，丽3保持截止，节点nodel的上拉通路只有R1，电容通过限流电阻Rl向GND放电，使节点nodel电平逐渐由高变低，一旦当节点nodel电平低于第二反相器翻转电平时，MP2导通，丽2截止，数字信号输出端口电平立刻翻转拉升至电源电压高电平，丽3导通，反馈控制模块启动，丽3、MN4形成的强下拉通路加速延迟电容的放电进程，使节点nodel电平迅速拉低，使节点nodel信号在很短时间内远离了反相器翻转电平，从而提高延迟单元抗干扰能力。
[0039]图5是本发明的延迟单元电路IN、OUT及nodel三者的电压与时间关系(v-t)波形图。如图5所示，当IN为低电平时，信号经过第一反相器变为高电平，接着经过第二反相器又变为低电平，即OUT为低电平；当IN从低电平变高电平后，信号经过第一反相器变为低电平，由于电容放电，使nodel电平逐渐由高变低，直到nodel电平低于反相器翻转电平时，OUT电平立刻翻转从低变高，此时nodel电平被迅速拉低。
[0040]本发明实施例提供的反馈控制的延迟单元电路解决了现有技术中反相器翻转不稳定的问题，实现了当信号延迟输出时，防止节点nodel在反相器翻转电平附近受到干扰，避免数字信号输出端口信号出现多次翻转，导致造成后续电路工作异常，并且本发明提供的反馈控制的延迟单元电路结构简单、降低成本，相比现有方案，提高了抗干扰能力。
[0041]以上所述的【具体实施方式】，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的【具体实施方式】而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种延迟单元电路，其特征在于，所述延迟单元电路包括:数字信号输入端口、数字信号输出端口、第一反相器、第二反相器、反馈控制模块、节点nodel、电源和电容； 所述第一反相器的输入级与数字信号输入端口相连接，输出级与节点nodel相连接； 所述第二反相器的输入级与节点nodel相连接，输出级与数字信号输出端口相连接； 所述第一反相器的输出级和所述第二反相器的输入级通过所述节点nodel相连接； 所述的反馈控制模块，两端输入级分别与所述数字信号输入端口、所述数字信号输出端口连接，两个连接端分别与所述节点nodel、地相连接，当所述数字信号输入端口和所述数字信号输出端口同时为第一电平时，将所述节点nodel和地相连，当所述数字信号输入端口和所述数字信号输出端口不同时为第一电平时，将所述节点nodel和地断开； 所述的电容，连接于所述节点nodel和地之间。
2.根据权利要求1所述的延迟单元电路，其特征在于，所述第一反相器包括电阻、第一PMOS管和第一 NMOS管； 所述第一 NMOS管的衬底和源极相接并接地；所述第一 PMOS管的衬底和源极相接并接电源，所述第一 NMOS管栅极和所述第一 PMOS管的栅极互连并做为所述第一反相器的输入级，所述第一 NMOS管的漏极经由所述电阻与所述第一 PMOS管的漏极相连，所述第一 PMOS管的漏极作为所述第一反相器的输出级连接于所述节点nodel ； 所述第二反相器包括第二 PMOS管和第二 NMOS管；所述第二 PMOS管的衬底和源极相接并接电源，所述第二 NMOS衬底和源极相接并接地，所述第二 NMOS管栅极和所述第二 PMOS管的栅极互连并作为所述第一反相器的输入级连接于所述节点nodel，所述第二 NMOS管的漏极和所述第二 PMOS管的漏极连接做为所述数字信号输出端； 所述第一电平为高电平； 当所述数字信号输入端口的输入信号从低电平变高电平后，所述第一 PMOS管截止，所述第一 NMOS管导通，当所述节点nodel电平低于所述第二反相器翻转电平时，所述第二PMOS管导通，所述第二 NMOS管截止，所述数字信号输出端口被拉升至所述电源电压高电平。
3.根据权利要求1所述的延迟单元电路，其特征在于，所述反馈控制模块包括第三NMOS管、第四NMOS管，所述数字信号输入端驱动所述第四NMOS管的栅极，所述数字信号输出端驱动所述第三NMOS管的栅极，所述第三NMOS管的漏极连接于所述节点nodel，所述第三NMOS管的源极与所述第四NMOS管的漏极相连，所述第四NMOS管的源极接地； 当所述数字信号输入端口、所述数字信号输出端口都为高电平时，所述第三NMOS管、第四NMOS管都导通,所述的反馈控制模块将节点nodel和地相连,拉低所述节点nodel电平。
4.根据权利要求1所述的延迟单元电路，其特征在于，所述电容连接于所述节点nodel与地之间，当所述节点nodel电平趋向变低时，所述电容立即放电，使所述信号输出延迟。
5.根据权利要求1所述的延迟单元电路，其特征在于，当所述数字信号输入端口输入信号从低电平变高电平后，所述信号经过所述第一反相器拉至低电平，但所述电容通过限流电阻向地放电，使所述节点nodel电平逐渐由高变低，延迟了所述数字信号输出端口的所述信号输出，直到所述节点nodel电平刚低于所述第二反相器翻转电平时，所述节点nodel处信号经过所述第二反相器很快从低变高，所述数字信号输出端口电平很快翻转从低变高，此时所述数字信号输入端口和所述数字信号输出端口同时为第一电平时，所述反馈控制模块将所述节点nodel和地相连,拉低所述节点nodel电平,所述第一电平为高电平。
【文档编号】H03K19/0175GK103647545SQ201310633168
【公开日】2014年3月19日 申请日期:2013年11月29日 优先权日:2013年11月29日
【发明者】张汉儒, 尹航, 王钊 申请人:无锡中星微电子有限公司