一种qb31的电路单元的制作方法
【专利摘要】本发明创造了一种QB31的电路单元，该电路单元能用QC信号产生BC31信号，该电路单元由两个阈1.5的NMOS管、两个阈0.5的NMOS管、三个阈-0.5的PMOS管、一个阈-1.5的PMOS管和两个阈-2.5的PMOS管组成；本发明的价值在于：该电路单元在确保信号有用信息不丢失的前提下，能用QC信号产生易于识别和使用的BC31信号；这样一方面可以使用QC信号去驱动基于BC31信号的电路系统，另一方面也解决了QC信号与BC31信号间的兼容问题；另外，由于该电路单元用难识别的QC信号产生出了易识别的BC31信号，所以可采用该电路单元和识别BC31信号的电路模块来组成QC信号的识别电路，这样可降低QC信号应用电路的复杂度，从而有助于QC信号的推广应用。
【专利说明】一种QB31的电路单元
【技术领域】 [0001] 本发明涉及一种将四值时钟（QuaternaryClock，QC)转换为二值时钟 (BinaryClock，BC)的CMOS电路。
[0002]
【背景技术】数字电路系统包含时钟子系统，而时钟子系统又分为时钟分布网络和 触发器两部分[1]。现有技术的时钟子系统为二值时钟子系统。而多值信号具有信息量大的 特点[2_6]，例如，四值时钟信号QC在一个周期内有六次跳变（边沿）[6]，而传统的二值时钟 BC在一个周期内只有两次跳变。由于前者在一个周期内的边沿数是后者的三倍，所以数字 电路使用四值时钟有利于降低系统功耗 [6]。另外，四值信号等多值信号比二值信号更适合 与下一代多值的新型纳米电子器件设计数字电路系统[6' 7]。例如，2012年首次报道的新型 场效应管QDG-QDCFET?由于具有四个工作状态而更适合用于设计和实现四值逻辑电路[7]。 因此，四值时钟也将更适合与多值的纳米电子器件设计数字电路系统。基于四值时钟的优 点，目前已经有文献[4-6]对四值时钟进行了一定的应用研宄。在研宄四值时钟应用的过 程中，出现了以下两个问题：一、与二值时钟的兼容问题；二、如何高效地识别和利用四值 时钟，使四值时钟的应用电路尽可能简单的问题。目前，现有数字电路中的锁存器、触发器 等时序部件几乎都是基于二值时钟而设计的，而非四值时钟。这样会出现使用四值时钟的 数字系统与使用二值时钟的数字系统在进行同步数据交换时两者时钟信号不兼容的问题。 解决该问题的难点在于：四值时钟的六次边沿既要得到充分利用，又要能驱动使用二值时 钟的数字系统进行工作。不解决该问题，四值时钟就难以得到深入而广泛的应用，其低功耗 等优势也难以显现。另外，由于四值时钟有四个电平值和六种跳变沿，所以检测和识别四值 时钟要难于传统的二值时钟。如何使四值时钟易于识别和使用，使其识别和应用电路尽可 能简单，是四值时钟应用的第二个问题。
[0003] 参考文献：
[0004][1]KimC.，KangS.M.，Alow-swingclockdouble-edgetriggered flip-flop[J].IEEEJournalofSolid-StateCircuits,2002,37(5) ：648-652.
[0005] [2]WuX. ?ProsserF.DesignofternaryCMOScircuitsbasedon transmissionfunctiontheory[J]，InternationalJournalofElectronics，1988， 65(5) ：891-905.
[0006] [3]ProsserF. ?WuX. ?ChenX. ?CMOSTernaryFlip-Flops&Their Applications[J].IEEProceedingsonComputer&DigitalTechniques，1988,135(5)： 266-272.
[0007] [4]夏银水，吴训威，多值时钟与并列式多拍多值触发器[J]，电子学报，1997， 25(8) ：52-54.
[0008] [5]XiaY.S.，WangLY.，AlmainiA.E.A.，ANovelMultiple-ValuedCMOS Flip-FlopEmployingMultiple-ValuedClock[J]，JournalofComputerScienceand Technology，2005,20(2) :237_242.
[0009] [6]LangY. _F.，ShenJ. -Z. ?Ageneralstructureofall-edges-triggered flip-flopbasedonmultivaluedclock[J]?InternationalJournalofElectronics， 2013,100(12) :1637-1645.
[0010] [7]SupriyaKarmakar，Designofquaternarylogiccircuitusingquantum dotgate-quantumdotchannelFET(QDG-QDCFET) [J]，InternationalJournalof Electronics，2014,101(10) :1427-1442.
[0011][8]Jain，F.，Karmakar，S.，Chan，P._Y.，Suarez，E.，Gogna，M.，Chandy，J.， &Heller,E.QuantumDotChannel(QDC)Field-EffectTransistors(FETs)using Il-VIbarrierlayers[J].JournalofElectronicMaterials，2012,41(10)，2775-2784.
【发明内容】
[0012] 针对上述四值时钟QC应用中出现的问题，本发明的任务就是在保持四 值时钟QC优势即充分利用四值时钟六次跳变的前提下，来解决四值时钟QC与二值时钟BC 间的兼容问题，和四值时钟难识别的问题。
[0013] 为完成发明任务，本发明创造了一种把四值时钟QC转换为二值时钟BC的CMOS电 路。该电路在保持时钟边沿数不变的前提下将四值时钟QC的六种跳变沿转换为二值时钟 BC的两种跳变沿。
[0014] 本发明采取的技术方案是：首先，结合相关研宄文献对四值时钟QC的电平逻辑值 进行分类总结；然后，在保持时钟的边沿数不变的前提下，把四值时钟QC的四种电平逻辑 值转换为两种电平逻辑值；最后，根据传输电压开关理论用M0S管实现将四值时钟QC转换 为二值时钟BC的电路。该电路输出的二值时钟BC-方面可用于驱动传统基于二值时钟的 数字电路，解决了四值时钟QC的兼容问题；另一方面，输出的二值时钟BC只有两个电平值， 用一个电平阈值就可以识别，解决了四值时钟QC难识别的问题。
[0015] 上述的将四值时钟QC转换为二值时钟BC的电路包含如下技术特征：
[0016] A、该电路的输入信号为一个四值时钟QC，其电平逻辑值为0、1、2和3，四值时钟的 切换次序为0 - 1 - 2 - 3 - 2 - 1 - 0;
[0017] B、该电路的输出信号为一个二值时钟BC，其电平逻辑值为3和1，二值时钟的切换 次序为3 - 1 - 3 ;
[0018] C、当四值时钟QC输入0或2时，二值时钟BC输出电平逻辑值3 ;
[0019] D、当四值时钟QC输入1或3时，二值时钟BC输出电平逻辑值1。
[0020] 具有上述技术特征的电路能把切换次序为0- 1 - 2 - 3 - 2 - 1 - 0的四值时 钟QC转换为切换次序为3 - 1 - 3的二值时钟BC。从该电路的输入输出信号可以看出，在 一定时间段内，两种时钟的边沿数相同，而且输出的二值时钟BC比输入的四值时钟QC易于 识别。因此，本发明采用包含上述技术特征的技术方案可以完成本次的发明任务。
[0021] 根据上述的技术特征和传输电压开关理论[2'3]，可以获得上述时钟转换电路的开 关级函数表达式，如式（1)所示，其输入和输出信号分别为四值时钟QC和二值时钟BC。
[0022] BC= 3* (QC0.V.5QC?QC2.5) #1* (〇.5QC?QC1.5+2.5QC) ? (1)
[0023] 为易于用M0S管实现式（1)，对其进行开关级的表达式变换。变换后的开关级函数 表达式如式（2)所示。
【权利要求】
1. 一种将四值时钟转换为二值时钟的CMOS电路，它有一个四值时钟输入端（QC)和一 个二值时钟输出端（BC)，该电路的特征在于：它包括两个阈1. 5的NMOS管（NI和N4)、两个 阈 0· 5 的NMOS管（N2 和N3)、一个阈-L5 的PMOS管（Pl)、三个阈-0· 5 的PMOS管（P3、P4 和P5)和两个阈-2. 5的PMOS管（P2和P6)，所述MOS管PUP2、P3、P6、Nl、N2和M的栅 极与电路输入端（QC)相接，MOS管Pl、P2、P3和P6的源极与电平逻辑值3的电压源相接， Nl和N2的源极与电源地相接，M和P5的源极与电平逻辑值1的电压源相接，Pl和Nl的 漏极与P4和N3的栅极相接，P2和N2的漏极与P5的栅极相接，P3的漏极与P4的源极相 接，N3的源极与P5的漏极相接，P4、N3、P6和M的漏极相接作为电路的输出端（BC);其功 能是把一个周期内电平逻辑值切换次序为〇-1 - 2 - 3 - 2 - 1 - 0的四值时钟转换为 一个周期内电平逻辑值切换次序为3 - 1 - 3的二值时钟输出。
2. 根据权利要求1所述的四值时钟转换二值时钟的电路，其特征在于：在一个CMOS电 路中，能把四值时钟电平逻辑值〇和2转换为二值时钟电平逻辑值3且能把四值时钟电平 逻辑值1和3转换为二值时钟电平逻辑值1 ;其电路开关级表达式为
【文档编号】H03K5/135GK104467758SQ201410648063
【公开日】2015年3月25日 申请日期:2014年11月14日 优先权日:2014年11月14日
【发明者】郎燕峰 申请人:浙江工商大学